半导体器件制造技术

一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地分隔开并顺序地设置在有源图案上；第一栅电极，在第二方向上延伸，与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。

【技术实现步骤摘要】
半导体器件
本专利技术构思涉及半导体器件。
技术介绍
随着对半导体器件中的高性能、高速度和/或多功能的需求的增加，半导体器件的集成度也增加。在制造具有与向着高集成的当前趋势相对应的精细图案的半导体器件时，期望实现具有精细宽度或精细分隔距离的图案。此外，正在努力开发包括具有三维结构的沟道的鳍场效应晶体管(FinFET)的半导体器件，以克服由于平面金属氧化物半导体场效应晶体管(MOSFET)的不断按比例缩小(downscaling)而引起的操作特性的限制。此外，为了克服FinFET的物理缩放和性能限制，正在开发全环绕栅极(GAA)晶体管，其特点是栅极在沟道的所有四个侧面上。
技术实现思路
本专利技术构思的示例实施方式提供具有增强的可靠性的半导体器件。根据本专利技术构思的一示例实施方式，一种半导体器件包括：有源图案，在基板上在第一方向上延伸并具有彼此相对的一对第一侧表面以及连接到第一侧表面的第一边缘部分；多个沟道层，在有源图案上垂直地彼此间隔开；第一栅电极，在基板上在第二方向上延伸同时与有源图案和所述多个沟道层相交，并围绕所述多个沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并与所述多个沟道层接触；半导体结构，邻近于有源图案的第一边缘部分设置，并具有彼此相对的一对第二侧表面以及连接到第二侧表面的第二边缘部分，该半导体结构包括交替地堆叠在有源图案上的多个第一半导体层和多个第二半导体层；第二栅电极，在基板上在第二方向上延伸并覆盖有源图案的第一边缘部分和半导体结构的第二边缘部分；以及阻挡层，设置在半导体结构与第二栅电极之间。根据本专利技术构思的一示例实施方式，一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地彼此间隔开并顺序地设置在有源图案上；第一栅电极，在基板上在第二方向上延伸同时与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。根据本专利技术构思的一示例实施方式，一种半导体器件包括：有源图案，在基板上在第一方向上延伸，并被分隔区域划分为多个区域；半导体结构，在有源图案上与分隔区域相邻地设置；第一栅电极，在基板上在第二方向上延伸同时与有源图案相交；第二栅电极，在基板上在第二方向上延伸同时与半导体结构相交，并覆盖半导体结构；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧；以及阻挡层，覆盖半导体结构。附图说明从以下结合附图的详细描述，本专利技术构思的以上和其它的方面和特征将被更清楚地理解，附图中：图1是示出根据本专利技术构思的一示例实施方式的半导体器件的俯视图；图2是示出根据本专利技术构思的一示例实施方式的半导体器件的剖视图；图3是示出根据本专利技术构思的一示例实施方式的半导体器件的俯视图；图4至图8、图9A至图9C和图10是每个示出根据本专利技术构思的一示例实施方式的半导体器件的剖视图；以及图11A至图11B、图12A至图12B、图13A至图13B、图14A至图14D、图15A至图15B、图16A至图16C、图17A至图17B、图18A至图18B以及图19A至图19B是根据工艺顺序的图，以描述根据本专利技术构思的一示例实施方式的制造半导体器件的方法。由于图1至图19B中的附图旨在用于说明性的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚起见，元件中的一些可以被放大或夸大。具体实施方式在下文，将参照附图描述本专利技术构思的示例实施方式。图1是示出根据本专利技术构思的一示例实施方式的半导体器件的俯视图。图2是示出根据本专利技术构思的一示例实施方式的半导体器件的剖视图。图2示出图1的半导体器件的沿着线I-I'、II-II'和III-III'截取的剖面。为了便于描述，在图1和图2中仅示出半导体器件的主要部件。图3是示出根据本专利技术构思的一示例实施方式的半导体器件的俯视图。图3是图1的区域“A”的放大图。首先，参照图1和图2，半导体器件100可以包括：基板101；在基板101上的具有线形或条形的有源图案105；沟道结构140，包括在有源图案105上垂直地彼此间隔开的多个沟道层141、142和143；源极/漏极区150，与多个沟道层141、142和143接触；第一栅极结构160和第二栅极结构170，延伸同时与有源图案105相交；以及连接到源极/漏极区150的接触插塞180。第一栅极结构160可以与多个沟道层141、142和143垂直地重叠，例如在Z方向上重叠。半导体器件100还可以包括器件隔离层110、半导体结构120、阻挡层130和层间绝缘层190。半导体结构120可以包括交替堆叠的第一半导体层121和第二半导体层122。第一栅极结构160包括第一栅极电介质层162、第一栅电极165、第一间隔物层164以及第一栅极盖层166，第二栅极结构170包括第二栅极电介质层172、第二栅电极175、第二间隔物层174以及第二栅极盖层176。在半导体器件100中，有源图案105具有鳍结构，并且第一栅电极165可以设置在有源图案105与沟道结构140之间、在沟道结构140的多个沟道层141、142和143之间以及在沟道结构140上。因此，半导体器件100可以包括由沟道结构140、源极/漏极区150和第一栅极结构160构成的多桥沟道场效应晶体管(MBCFETTM)。第一栅电极165可以三维地围绕沟道结构140的多个沟道层141、142和143。由于第一栅电极165可以在多个沟道层141、142和143周围包覆，所以半导体器件100可以包括全环绕栅极(GAA)晶体管结构。然而，本专利技术构思不限于此。例如，有源图案105可以具有鳍结构并可以是鳍场效应晶体管(FinFET)，该鳍场效应晶体管是其中晶体管的沟道区形成在有源图案105的与栅电极相交的部分中的晶体管。基板101可以具有在X方向和Y方向上延伸的上表面，并可以包括半导体材料诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。III-V族化合物半导体可以包括例如镓磷化物(GaP)、镓砷化物(GaAs)、铟砷化物(InAs)、铟磷化物(InP)、镓锑化物(GaSb)、铟锑化物(InSb)或铟镓砷化物(InGaAs)。II-VI族化合物半导体可以包括例如镉硒化物(CdSe)、镉硫化物(CdS)、镉碲化物(CdTe)、锌氧化物(ZnO)、锌硒化物(ZnSe)、锌硫化物(ZnS)或锌碲化物(ZnTe)。基板101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层或绝缘体上半导体(SeOI)层。有源图本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n有源图案，在基板上在第一方向上延伸并具有彼此相对的一对第一侧表面以及连接到所述第一侧表面的第一边缘部分；/n多个沟道层，在所述有源图案上垂直地彼此间隔开；/n第一栅电极，在所述基板上在第二方向上延伸同时与所述有源图案和所述多个沟道层相交，并围绕所述多个沟道层；/n源极/漏极区，设置在所述有源图案上，在所述第一栅电极的至少一侧，并与所述多个沟道层接触；/n半导体结构，邻近于所述有源图案的所述第一边缘部分设置，并具有彼此相对的一对第二侧表面以及连接到所述第二侧表面的第二边缘部分，所述半导体结构包括交替地堆叠在所述有源图案上的多个第一半导体层和多个第二半导体层；/n第二栅电极，在所述基板上在所述第二方向上延伸并覆盖所述有源图案的所述第一边缘部分和所述半导体结构的所述第二边缘部分；以及/n阻挡层，设置在所述半导体结构与所述第二栅电极之间。/n

【技术特征摘要】
20191220 KR 10-2019-01715171.一种半导体器件，包括：
有源图案，在基板上在第一方向上延伸并具有彼此相对的一对第一侧表面以及连接到所述第一侧表面的第一边缘部分；
多个沟道层，在所述有源图案上垂直地彼此间隔开；
第一栅电极，在所述基板上在第二方向上延伸同时与所述有源图案和所述多个沟道层相交，并围绕所述多个沟道层；
源极/漏极区，设置在所述有源图案上，在所述第一栅电极的至少一侧，并与所述多个沟道层接触；
半导体结构，邻近于所述有源图案的所述第一边缘部分设置，并具有彼此相对的一对第二侧表面以及连接到所述第二侧表面的第二边缘部分，所述半导体结构包括交替地堆叠在所述有源图案上的多个第一半导体层和多个第二半导体层；
第二栅电极，在所述基板上在所述第二方向上延伸并覆盖所述有源图案的所述第一边缘部分和所述半导体结构的所述第二边缘部分；以及
阻挡层，设置在所述半导体结构与所述第二栅电极之间。


2.根据权利要求1所述的半导体器件，其中所述阻挡层在所述有源图案的所述第一边缘部分与所述第二栅电极之间以及在所述半导体结构的所述第二边缘部分与所述第二栅电极之间延伸。


3.根据权利要求1所述的半导体器件，其中所述阻挡层覆盖所述半导体结构的上表面和所述第二侧表面。


4.根据权利要求1所述的半导体器件，其中所述阻挡层的下部设置为覆盖所述第二栅电极的下表面的一部分。


5.根据权利要求1所述的半导体器件，其中所述阻挡层在与接触所述半导体结构的所述第二边缘部分的表面相对的一个表面上具有凹凸形状。


6.根据权利要求1所述的半导体器件，其中所述阻挡层包括与所述多个第一半导体层的材料不同的材料。


7.根据权利要求1所述的半导体器件，其中所述阻挡层包括与所述多个第二半导体层的材料相同的材料。


8.根据权利要求1所述的半导体器件，其中所述阻挡层包括从所述半导体结构生长的外延层。


9.根据权利要求1所述的半导体器件，其中所述阻挡层包括硅、锗、硅锗、硅碳化物和硅氮化物中的至少一种。


10.根据权利要求1所述的半导体器件，还包括接触插塞，所述接触插塞设置在所述源极/漏极区上并且连接到所述源极/漏极区。


11.根据权利要求1所述的半导体器件，还包括器件隔离层，所述器件隔离层与所述有源图案的所述第一侧表面和所述第一边缘部分接触，
其中所述阻挡层的下表面与所述器件隔离层的上表面接触。


12.根据权利要求1所述的半导体器件，还包括内部间隔物层，所述...

【专利技术属性】
技术研发人员：朴范琎，裵东一，金大元，金兑映，郑朱希，申在训，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR