一种高精度芯片测试时间成本分析系统技术方案

本实用新型专利技术公开了一种高精度芯片测试时间成本分析系统，包括FPGA计时模块；FPGA计时模块分别与集成电路自动测试机和待测试模块连接；FPGA计时模块通过数据传输模块与上位机实现数据通讯。本实用新型专利技术的高精度芯片测试时间成本分析系统，采用硬件计时的方式即设置FPGA计时模块实现对芯片测试时间的高精度计时，测试精度可以达到10

【技术实现步骤摘要】
一种高精度芯片测试时间成本分析系统
本技术属于半导体
，涉及一种高精度芯片测试时间成本分析系统。
技术介绍
集成电路(芯片)自动测试机(AutomaticTestEquipment)于半导体产业意指集成电路(IC)自动测试机，用于检测集成电路功能之完整性，为集成电路生产制造之最后流程，以确保集成电路生产制造之品质。当前的很多芯片测试机均提供对测试时间的分析，但由于其大多采用上位机软件计时的方式(其芯片测试时间方向系统的结构示意图如图1所示)，不同电脑的性能差异会影响精确计算测试所用时间。由于无法精准的计算时间，当前测试机产品无法提供基于时间的对芯片各个测试项目成本的精细分析，更加不能分段的对各类测试环节，比如机械手臂的换料时间及ATE测试机(即集成电路自动测试机)各种测试项目的精细时间。这导致芯片测试机用户及厂家均无法掌握测试环节的精确时间，导致其无法对测试环节以及测试设备(ATE测试机、机械手臂)等做出更好的优化和成本评估。因此，开发一种对芯片测试时间成本进行高精度分析的装置或系统极具现实意义。
技术实现思路
本技术的目的在于克服现有技术无法实现对芯片测试时间成本的高精度分析的缺陷，提供一种对芯片测试时间成本进行高精度分析的系统。为实现上述目的，本技术提供如下技术方案：一种高精度芯片测试时间成本分析系统，包括FPGA计时模块；所述FPGA计时模块分别与集成电路自动测试机和待测试模块连接；所述FPGA计时模块通过数据传输模块与上位机实现数据通讯。<br>本技术的高精度芯片测试时间成本分析系统，采用硬件计时的方式即设置FPGA计时模块实现对芯片测试时间的高精度计时，测试精度可以达到10-8秒，远远优于同类传统ATE测试机的计时精度，同时硬件计时这一方式避免了上位机性能差异对计算测试所用时间的影响，极具应用前景。作为优选的技术方案：如上所述的一种高精度芯片测试时间成本分析系统，所述待测试模块为机械手臂。本技术的保护范围并不仅限于此，此处仅以机械手臂为例，其他设备也可适用。如上所述的一种高精度芯片测试时间成本分析系统，所述待测试模块(机械手臂)与集成电路自动测试机连接且机械手臂由集成电路自动测试机控制。如上所述的一种高精度芯片测试时间成本分析系统，所述数据传输模块为PCIE数据传输硬件，即可为数据连接线，也可为无线传输模块。如上所述的一种高精度芯片测试时间成本分析系统，所述FPGA计时模块包括PCIE通讯子模块、条件触发电路及计时器；所述PCIE通讯子模块与数据传输模块连接，所述PCIE通讯子模块、条件触发电路及计时器依次连接，所述计时器通过其内的高精度晶振实现高精度计时。PCIE通讯子模块获取上位机通过数据传输模块传输过来的测试计时信号后条件触发电路触发，计时器启动(具有温度补偿功能的高精度晶振工作)开始计时。如上所述的一种高精度芯片测试时间成本分析系统，所述上位机上安有上位机软件，所述上位机软件包括依次连接的数据采集软件模块、数据分析软件模块、报表生成软件模块及UI显示软件模块。通过以上上位机软件可以方便的统计和分析真实的芯片测试各环节和各测试项所花费的时间成本。如上所述的一种高精度芯片测试时间成本分析系统，所述上位机为计算机。有益效果：(1)本技术的高精度芯片测试时间成本分析系统，采用硬件计时的方式即设置FPGA计时模块实现对芯片测试时间的高精度计时，测试精度可以达到10-8秒，远远优于同类传统ATE测试机的计时精度；(2)本技术的高精度芯片测试时间成本分析系统，硬件计时这一方式避免了上位机性能差异对计算测试所用时间的影响；(3)本技术的高精度芯片测试时间成本分析系统，整体结构较为简单，能够方便地对现有的装置进行改造，极具应用前景。附图说明图1为现有芯片测试机的芯片测试时间方向系统的结构示意图；图2为本技术的高精度芯片测试时间成本分析系统的结构示意图。具体实施方式下面结合附图，对本技术的具体实施方式做进一步阐述。一种高精度芯片测试时间成本分析系统，如图2所示，包括FPGA计时模块；FPGA计时模块分别与集成电路自动测试机(对应图2中的ATE测试机)和机械手臂连接，机械手臂与集成电路自动测试机连接且由集成电路自动测试机控制；FPGA计时模块通过PCIE数据传输硬件与上位机(计算机)实现数据通讯；FPGA计时模块包括依次连接的PCIE通讯子模块、条件触发电路及计时器(计时器通过其内的具有温度补偿功能的高精度晶振实现高精度计时)，其中PCIE通讯子模块与PCIE数据传输硬件连接；上位机(计算机)上安有上位机软件，上位机软件包括依次连接的数据采集软件模块、数据分析软件模块、报表生成软件模块及UI显示软件模块。经验证，本技术的高精度芯片测试时间成本分析系统，采用硬件计时的方式即设置FPGA计时模块实现对芯片测试时间的高精度计时，测试精度可以达到10-8秒，远远优于同类传统ATE测试机的计时精度；硬件计时这一方式避免了上位机性能差异对计算测试所用时间的影响；整体结构较为简单，能够方便地对现有的装置进行改造，极具应用前景。虽然以上描述了本技术的具体实施方式，但是本领域的技术人员应该理解，这些仅是举例说明，在不违背本技术的原理和实质的前提下，可以对这些实施方式做出多种变更或修改。本文档来自技高网...

【技术保护点】
1.一种高精度芯片测试时间成本分析系统，其特征在于，包括FPGA计时模块；/n所述FPGA计时模块分别与集成电路自动测试机和待测试模块连接；/n所述FPGA计时模块通过数据传输模块与上位机实现数据通讯。/n

【技术特征摘要】
1.一种高精度芯片测试时间成本分析系统，其特征在于，包括FPGA计时模块；
所述FPGA计时模块分别与集成电路自动测试机和待测试模块连接；
所述FPGA计时模块通过数据传输模块与上位机实现数据通讯。


2.根据权利要求1所述的一种高精度芯片测试时间成本分析系统，其特征在于，所述待测试模块为机械手臂。


3.根据权利要求2所述的一种高精度芯片测试时间成本分析系统，其特征在于，所述待测试模块与集成电路自动测试机连接且由集成电路自动测试机控制。


4.根据权利要求1所述的一种高精度芯片测试时间成本分析系统，其特征在于，所述数据传输模块为PCIE数据传输硬件。


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【专利技术属性】
技术研发人员：张经祥，魏津，杜宇，
申请(专利权)人：胜达克半导体科技上海有限公司，
类型：新型
国别省市：上海;31