三维存储器及其制造方法技术

本发明专利技术公开了一种三维存储器及其制造方法。其中，三维存储器包括：栅极叠层结构，包括若干层间隔排列的栅极；穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层、上沟道柱；所述上沟道柱包括：上沟道层，下端延伸至所述导电连接层内并与所述导电连接层接触；上存储器层，环绕部分所述上沟道层，且位于所述导电连接层的顶面之上；所述下沟道柱包括：下沟道层，上端延伸至所述导电连接层并与所述导电连接层接触；下存储器层，环绕部分所述下沟道层，且位于所述导电连接层的底面之下；其中，所述导电连接层、所述上沟道层以及所述下沟道层的材料相同。层的材料相同。层的材料相同。

【技术实现步骤摘要】
三维存储器及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种三维存储器及其制造方法。

技术介绍

[0002]随着科技的发展，人们生活中的便携式电子设备越来越多，比如数码相机、MP3、平板电脑和智能手机等。因此，非易失性的存储市场也得到了快速成长。由于具有集成密度高、单位比特成本低和可靠性高等众多优点，NAND占据了绝大部分的非易失性存储市场。
[0003]然而，伴随着半导体器件的尺寸越来越小，NAND的可靠性及性能也越来越低，也就是说，NAND面临着二维结构尺寸无法继续缩小的瓶颈。
[0004]为了提高NAND的可靠性和性能，产生了三维NAND。为了进一步提高存储容量，还产生了多通道(比如双通道(Dual Channel)等)三维NAND。
[0005]但是，相关技术中，在多通道三维NAND的三维存储器中，受制造工艺的限制，使得当在字线(WL)上施加电压时，沟道的电流比较小，严重影响了半导体器件的操作性能。

技术实现思路

[0006]为解决现有存在的技术问题，本专利技术实施例提供一种三维存储器及其制造方法。
[0007]本专利技术实施例的技术方案是这样实现的：
[0008]本专利技术实施例提供了一种三维存储器，包括：
[0009]栅极叠层结构，包括若干层间隔排列的栅极；
[0010]穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层、上沟道柱；
[0011]所述上沟道柱包括：
[0012]上沟道层，下端延伸至所述导电连接层内并与所述导电连接层接触；
[0013]上存储器层，环绕部分所述上沟道层，且位于所述导电连接层的顶面之上；
[0014]所述下沟道柱包括：
[0015]下沟道层，上端延伸至所述导电连接层并与所述导电连接层接触；
[0016]下存储器层，环绕部分所述下沟道层，且位于所述导电连接层的底面之下；
[0017]其中，所述导电连接层、所述上沟道层以及所述下沟道层的材料相同。
[0018]上述方案中，所述上存储器层具有沿所述方向朝向所述导电连接层的底面，所述底面不低于所述导电连接层的顶面；
[0019]所述上沟道层还覆盖所述底面。
[0020]上述方案中，所述底面为沿自所述下沟道柱指向所述导电连接层的方向凹陷的弧形。
[0021]上述方案中，所述材料为多晶硅。
[0022]上述方案中，所述上存储器层包括沿所述上沟道柱的径向向内的方向依次设置的阻挡介质层、存储介质层、隧穿介质层。
[0023]本专利技术实施例还提供了了一种三维存储器的制造方法，包括：
[0024]提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；
[0025]形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；
[0026]在所述上沟道孔中依次形成上存储器层和牺牲介质层；
[0027]进行第一刻蚀，以去除所述上沟道孔底部的所述牺牲介质层；
[0028]进行第二刻蚀，以去除所述上沟道孔底部和导电连接层内部的所述上存储器层；
[0029]进行第三刻蚀，以去除所述上沟道孔中的剩余的牺牲介质层；
[0030]其中，在进行所述第一刻蚀和所述第二刻蚀过程中，位于所述栅极叠层结构的顶表面之上的部分所述牺牲介质层作为刻蚀停止层，位于所述上沟道孔内的所述牺牲介质层用于保护所述上沟道孔侧壁的所述上存储器层；
[0031]形成至少覆盖所述上存储器层的上沟道层，所述上沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触；
[0032]其中，所述上沟道层与所述导电连接层的材料相同。
[0033]上述方案中，所述进行第一刻蚀的步骤包括：
[0034]采用第一干法刻蚀工艺进行第一刻蚀；
[0035]或者，
[0036]依次采用第一干法刻蚀工艺和第二干法刻蚀工艺进行第一刻蚀；其中，
[0037]所述第二干法刻蚀工艺使用NH3的氢源和NF3的氟源来执行。
[0038]上述方案中，所述进行第二刻蚀的步骤包括：
[0039]采用第二干法刻蚀工艺进行第二刻蚀；其中，所述第二干法刻蚀工艺使用NH3的氢源和NF3的氟源来执行。
[0040]上述方案中，所述进行第三刻蚀的步骤包括：
[0041]利用湿法刻蚀工艺进行第三刻蚀。
[0042]上述方案中，所述牺牲介质层的材料为多晶硅。
[0043]上述方案中，所述上存储器层包括沿所述上沟道孔的径向向内的方向依次设置的阻挡介质层、存储介质层、隧穿介质层。
[0044]上述方案中，所述导电连接层的材料为多晶硅。
[0045]本专利技术实施例提供的三维存储器及其制造方法，提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；形成存储器材料层，所述存储器材料层至少覆盖所述上沟道孔的侧壁和导电连接层的顶面；对所述存储器材料层进行刻蚀，以去除覆盖在所述顶面以及所述侧壁下端上的存储器材料层从而形成上存储器层，所述上存储器层位于所述顶面之上；形成至少覆盖所述上存储器层的上沟道层，所述上沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触，在制造过程中，由于形成的上存储器层位于导电连接层的顶面之上，从而使
得上存储器层不延伸至导电连接层内，也就是说，上沟道里不会存在残留的绝缘层，如此，当在WL施加电压时，沟道的电流就会增加，从而使驱动电流增大，大的驱动电流能够保证存储单元进行正常的读取、存储操作，保证了半导体器件的操作性能，也就是说，保证了半导体器件的可靠性。
附图说明
[0046]图1A
‑
1B为本专利技术实施例一种三维存储器结构在不同制作阶段的剖面示意图；
[0047]图1C为本专利技术实施例图1B所示结构中L型底部的局部示意图；
[0048]图2为本专利技术实施例三维存储器的制造方法流程示意图；
[0049]图3为图2中步骤204的具体实现流程示意图；
[0050]图4A为本专利技术实施例沉积牺牲介质层后所形成的结构剖面示意图；
[0051]图4B为本专利技术实施例去除导电连接层底部的牺牲介质层后所形成的结构剖面示意图；
[0052]图4C为本专利技术实施例进行第一刻蚀后所形成的结构剖面示意图；
[0053]图4D为本专利技术实施例进行第二刻蚀后所形成的结构剖面示意图；
[0054]图4E为本专利技术实施例进行第三刻蚀后所形成的结构剖面示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：栅极叠层结构，包括若干层间隔排列的栅极；穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层、上沟道柱；所述上沟道柱包括：上沟道层，下端延伸至所述导电连接层内并与所述导电连接层接触；上存储器层，环绕部分所述上沟道层，且位于所述导电连接层的顶面之上；所述下沟道柱包括：下沟道层，上端延伸至所述导电连接层并与所述导电连接层接触；下存储器层，环绕部分所述下沟道层，且位于所述导电连接层的底面之下；其中，所述导电连接层、所述上沟道层以及所述下沟道层的材料相同。2.如权利要求1所述的三维存储器，其特征在于，所述上存储器层具有沿所述方向朝向所述导电连接层的底面，所述底面不低于所述导电连接层的顶面；所述上沟道层还覆盖所述底面。3.如权利要求2所述的三维存储器，其特征在于，所述底面为沿自所述下沟道柱指向所述导电连接层的方向凹陷的弧形。4.如权利要求1所述的三维存储器，其特征在于，所述材料为多晶硅。5.如权利要求1所述的三维存储器，其特征在于，所述上存储器层包括沿所述上沟道柱的径向向内的方向依次设置的阻挡介质层、存储介质层、隧穿介质层。6.一种三维存储器的制造方法，其特征在于，包括：提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；在所述上沟道孔中依次形成上...

【专利技术属性】
技术研发人员：张若芳，王恩博，杨号号，徐前兵，胡禺石，张富山，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：