半导体封装装置及其制造方法制造方法及图纸

本公开提供了半导体封装装置及其制造方法，通过减小与芯片电连接件接触的导电柱的面积，可以在重布线层和芯片之间键合过程中的芯片出现偏移的情况下仍可以实现重布线层中导电柱与芯片电连接件的接触，提高产品良率。

【技术实现步骤摘要】
半导体封装装置及其制造方法
本公开涉及半导体封装
，具体涉及半导体封装装置及其制造方法。
技术介绍
在扇出型封装(Fan-OutPackage)中按照重布线的工序顺序，主要分为先芯片(ChipFirst)和后芯片(ChipLast)两种。在先芯片制程中，主要先在芯片焊垫(Diepad)处形成导电柱(Pillar)再进行结合(Recon)作业以将重布线层结合到芯片上。由于在Recon精准度限制下会使芯片发生偏移(Dieshift)，导致后续要形成在导电柱上的重布线层的导电孔(Via)无法完整对准导电柱。这可能会导致芯片的焊垫和重布线层的导电孔之间未连接，导致扇出型封装失效，产品良率较低。另外，由于重布线层的导电孔未完整对准导电柱，将可能导致导电孔尺寸会超出对接部分，而超出对接部分所形成的电流通道可能引影响邻近的导电柱而产生电性干扰，也将进一步降低产品良率。
技术实现思路
本公开提出了半导体封装装置及其制造方法。第一方面，本公开提供了一种半导体封装装置，该半导体封装装置包括：芯片组件，所述芯片组件包括至少一个芯片，所述芯片的主动面设有芯片电连接件；粘合层，设于所述芯片组件上且包覆所述芯片组件；重布线层，设于所述芯片组件上；所述重布线层具有第一导电柱，所述第一导电柱穿过所述粘合层电连接所述重布线层和所述芯片电连接件，所述第一导电柱下表面周长和/或面积小于所述芯片电连接件的上表面周长和/或面积。在一些可选的实施方式中，所述第一导电柱上表面的周长和/或面积大于所述第一导电柱下表面的周长和/或面积。在一些可选的实施方式中，所述第一导电柱上表面的周长与所述第一导电柱下表面的周长的比值在1到25之间。在一些可选的实施方式中，所述第一导电柱包括分别设于所述第一导电柱上部和下部的圆柱导电柱和倒圆台导电柱，所述圆柱导电柱的直径大于所述倒圆台导电柱的上表面直径，所述倒圆台导电柱部分嵌入所述重布线层。在一些可选的实施方式中，所述倒圆台导电柱的高度与所述倒圆台导电柱嵌入所述重布线层部分的高度的比值在2到20之间。在一些可选的实施方式中，所述圆柱导电柱的直径为10微米到50微米；和/或，所述倒圆台导电柱下表面的直径为2微米到10微米。在一些可选的实施方式中，所述倒圆台导电柱的高度为10到40微米；和/或，所述倒圆台导电柱嵌入所述重布线层部分的高度为2到20微米。在一些可选的实施方式中，所述粘合层的厚度为40微米到150微米。在一些可选的实施方式中，所述芯片电连接件上表面为直径10微米到100微米之间的圆形。在一些可选的实施方式中，所述芯片电连接件的上表面直径与所述倒圆台导电柱下表面直径的比值为5到50。在一些可选的实施方式中，暴露角在30°到80°之间，所述暴露角为按照过所述倒圆台导电柱的母线对所述倒圆台导电柱和所述芯片电连接件进行剖面所得到的倒圆台导电柱母线和芯片电连接件截面线之间的夹角。在一些可选的实施方式中，所述第一导电柱具有金属层和包围所述金属层的种子层，所述种子层包括厚度为0.1微米到0.5微米的铜层和厚度为0.1微米到0.5微米的钛层。在一些可选的实施方式中，所述半导体封装装置还包括：衬底，所述粘合层和所述芯片组件设于所述衬底上。在一些可选的实施方式中，所述重布线层还包括第二导电柱，所述第二导电柱穿过所述粘合层电连接所述重布线层和所述衬底上表面设置的衬底内电连接件，所述第二导电柱下表面周长和/或面积小于所述衬底内电连接件的上表面的周长和/或面积。在一些可选的实施方式中，所述半导体封装装置还包括设于所述衬底下表面的衬底外电连接件。在一些可选的实施方式中，所述半导体封装装置还包括设于所述重布线层上表面的外部电连接件。在一些可选的实施方式中，所述外部电连接件包括扇出型电连接件和/或扇入型电连接件。在一些可选的实施方式中，所述外部电连接件包括以下至少一项：球栅阵列封装焊球、覆晶反扣法焊球、栅格阵列封装焊球、凸块和导电柱。在一些可选的实施方式中，所述半导体封装装置还包括通过所述外部电连接件电连接所述重布线层的至少一个电子元件。在一些可选的实施方式中，所述芯片组件包括至少两个并排设置的所述芯片。在一些可选的实施方式中，所述芯片组件包括堆叠设置的至少两个芯片组件层，每个芯片组件层包括至少一个所述芯片。在一些可选的实施方式中，所述芯片电连接件为焊垫。在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的第四导电柱和键合于所述第四导电柱的微型凸块。在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的第五导电柱和键合于所述第五导电柱的第一键合焊垫。所述芯片上表面设有包围所述第五导电柱的第一保护层，所述第一键合焊垫的横截面面积大于所述第五导电柱的横截面面积，所述第五导电柱与所述第一保护层共平面。在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的芯片焊垫和键合于所述芯片焊垫的第二键合焊垫，所述芯片上表面设有包围所述芯片焊垫的第二保护层，所述第二键合焊垫部分嵌入所述第二保护层。在一些可选的实施方式中，所述衬底内电连接件包括衬底焊垫和包围所述衬底焊垫的第三键合垫。在一些可选的实施方式中，所述半导体封装装置还包括电连接所述芯片和所述衬底的键合线。第二方面，本公开提供了一种制造半导体封装装置的方法，该方法包括：在载板上形成至少一个临时导电柱；在各所述临时导电柱顶端形成保护层和种子层；在所述载板上形成厚度小于各所述临时导电柱高度的第一线路层，所述第一线路层包围各所述临时导电柱底部；去除各所述临时导电柱顶部的保护层；在所述第一线路层上设置加固介电层，各所述临时导电柱露出所述加固介电层，所述第一线路层和所述加固介电层形成重布线层；蚀刻以去掉所述临时导电柱顶部的边缘部分；将芯片组件设置于衬底上；利用非导电胶将包括所述载板、所述临时导电柱和所述重布线层的结构粘合至所述芯片组件和所述衬底上；移除所述载板；蚀刻掉所述结构表面的种子层，以及湿刻掉所述临时导电柱，以形成相应临时导孔；对各所述临时导孔进行干刻，以使得各所述临时导孔接触所述芯片组件的芯片电连接件或所述衬底上的衬底内电连接件；在各所述临时导孔和所述结构表面涂覆光刻胶进行光刻再电镀后移除光刻胶，以在各所述临时导孔形成第一导电柱，以及在所述结构表明形成线路图案；在所述结构表面制作线路层；在所述结构表面贴装电子元件；在所述衬底下表面安装衬底外电连接件。为解决现有扇出型封装可能会出现的芯片上导电柱与重布线层上导电孔未对准可能导致的产品良率较低的技术问题，本公开提供的半导体封装装置及其制造方法，通过减小与芯片电连接件接触的导电柱的面积，可以在重布线层和芯片之间键合过程中的芯片出现偏移的情况下仍可以实现导电柱与芯片电连接件的接触，提高产品良本文档来自技高网...

【技术保护点】
1.一种半导体封装装置，包括：/n芯片组件，所述芯片组件包括至少一个芯片，所述芯片的主动面设有芯片电连接件；/n粘合层，设于所述芯片组件上且包覆所述芯片组件；/n重布线层，设于所述芯片组件上；/n所述重布线层具有第一导电柱，所述第一导电柱穿过所述粘合层电连接所述重布线层和所述芯片电连接件，所述第一导电柱下表面周长和/或面积小于所述芯片电连接件的上表面周长和/或面积。/n

【技术特征摘要】
1.一种半导体封装装置，包括：
芯片组件，所述芯片组件包括至少一个芯片，所述芯片的主动面设有芯片电连接件；
粘合层，设于所述芯片组件上且包覆所述芯片组件；
重布线层，设于所述芯片组件上；
所述重布线层具有第一导电柱，所述第一导电柱穿过所述粘合层电连接所述重布线层和所述芯片电连接件，所述第一导电柱下表面周长和/或面积小于所述芯片电连接件的上表面周长和/或面积。


2.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱上表面的周长和/或面积大于所述第一导电柱下表面的周长和/或面积。


3.根据权利要求2所述的半导体封装装置，其中，所述第一导电柱上表面的周长与所述第一导电柱下表面的周长的比值在1到25之间。


4.根据权利要求2所述的半导体封装装置，其中，所述第一导电柱包括分别设于所述第一导电柱上部和下部的圆柱导电柱和倒圆台导电柱，所述圆柱导电柱的直径大于所述倒圆台导电柱的上表面直径，所述倒圆台导电柱部分嵌入所述重布线层。


5.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱具有金属层和包围所述金属层的种子层。


6.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：
衬底，所述粘合层和所述芯片组件设于所述衬底上。


7.根据权利要求6所述的半导体封装装置，其中，所述重布线层还包括第二导电柱，所述第二导电柱穿过所述粘合层电连接所述重布线层和所述衬底上表面设置的衬底内电连接件，所述第二导电柱下表面周长和/...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71