将高速缓冲存储器目录分为各个逻辑目录的装置制造方法及图纸

控制对一个高速缓冲存贮器访问的控制逻辑（２４）包括一个高速缓冲存贮器目录（６２），该目录形成多路，每路包括标识符和有效位存贮器，以便为高速缓冲存贮器数据阵列地址相联地检索该目录（６２）。一个高速缓冲存贮器组态寄存器和控制逻辑（６４）将高速缓冲存贮器目录（６２）分为两个逻辑目录，一个目录用于控制来自每一处理机的请求，另一目录用于控制来自第二处理机的请求。提供有预取缓冲器（６３），预取控制寄存器用于将该预取缓冲器分为两个逻辑通道，第一通道用于操纵与来自第一处理机的请求有关的预取，而第二通道用于操纵与来自第二处理机请求有关的预取。（*该技术在2007年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利技术涉及数据处理系统，特别涉及用于控制高速缓冲存储器的一种目录，该高速缓冲存储器为频繁存取的存储器的存储单元提供局部存贮器。高速缓冲存储器是一种速度相当高的小型的局部存储器，用它来为频繁存取容量较大速度较慢的主存贮器的存储单元提供局部存储器。通过局部贮存该信息或该信息的拷贝，高速缓冲存储器能截取存贮器访问并直接对其进行处理而不需将该请求传送到系统总线上的主存储器。其结果是减小了存储器总线上的通信量并缩短了在局部总线上请求处理机的等待时间。在一个多道处理系统中，若使用高速缓冲存储器，则由于降低了每个处理机对系统总线带宽的需要量提高了潜在的系统性能，因而使该系统能用更多的处理机。具有一台高速缓冲存贮器和由若干台处理机共享的高速缓冲存贮器的目录是有利的。在超大规模集成电路(VLSI)系统中能将所述高速缓冲存贮器配置成使其能依据该系统的组态而操纵一台、两台或多台处理机也是有利的。因此，本专利技术的一个目的是提供一种高速缓冲存储器的目录和控制装置，所述目录能被分为两个或更多个逻辑目录，以便控制来自两台或更多台处理机的请求。本专利技术的另一目的是提供一种预取缓冲器和该预取缓冲器的控制装置，后者使该缓冲器能被分为两个或更多个逻辑通道，以便操纵与来自两个或更多处理机的请求有关的高速缓冲存贮器的预取。简短地说，根据本专利技术的上述目的是这样来实现的，即通过提供一种能被组态成多通路的高速缓冲存贮器的目录，每路包括用于相联检索高速缓冲存储器数据组地址目录的标记和有效位存储器。一个高速缓冲存储器的组态寄存器将所述高速缓冲存储器目录分成两个或更多个能控制来自两台或更多台处理机请求的逻辑目录。与一个预取缓冲器一起还装备有一个预取控制寄存器，后者将所述预取缓冲器分成两个或更多个逻辑通道。所述逻辑通道操纵与来自两台或更多台处理机请求有关的高速缓冲存储器的预取。本专利技术的优点在于单个高速缓冲存储器目录和控制装置可被两台或更多台处理机所共享，且能按照该系统中现有处理机数目进行组态。从以下对如附图所示的本专利技术的最佳实施例的更具体的说照中将更清楚地了解本专利技术，附图中图1是包含本专利技术的一个双机系统总线的多道处理系统的一个方块图;图2是包含本专利技术的一个总线扩展部件的方块图;图3是图2的高速缓冲存储器目录的方块图;图4是图2所示I/O预取逻辑的一个更详尽的方块图;和图5是典型高速缓冲存储器的填充操作的一个时间分配图。现参照图1说明实现本专利技术的最好方式。图1是一个双机系统总线的多道处理系统的方块图。总线扩展部件(10，12，30，32)被连接到双机系统总线(20，22)和局部总线(18，38)。局部总线提供至通道处理机(14，16)和通用数据处理机(34，36)的接口。局部总线在该总线扩展部件(BXU)侧是受局部总线控制逻辑控制的。该控制逻辑提供地址识别装置以支持多存储器地址域。该控制逻辑还支持多总线扩展部件之间的协调，以提供多总线(20，22)的有效操作。参照图2，这是图1所示总线扩展部件(10)的方块图。总线扩展部件(10)通过系统总线控制逻辑线路(60)被连到系统总线(20)和通过局部总线控制逻辑(68)连到局部总线(18)。美国专利4，315，308;4，480，307和4，473，880对该系统总线(20)作了更全面地描述，这三个专利都已转让给莫特尔公司。该系统总线控制逻辑(60)包括用于判优流水线监视、地址识别和总线通信的逻辑，(正如上述各专利中所描述的那样)。当请求和应答信号在系统总线和BXU的内部逻辑之间传送时，系统总线控制逻辑(60)为保持这些信号而提供缓冲作用。系统总线控制逻辑(60)装备有6个缓冲器，每个缓冲器能保持一个完整的总线信息包。其中三个缓冲器被指定用于输出请求，另三个用于输入请求。为操作输入/输出传送信息流而设置有两个预取通道。每个通道提供两个16-字节缓冲器。当该通道处理机向诸缓冲器要求数据时，BXU则自动地预取下一数据块。这为显着提高I/O性能方面提供了保证，因为通道处理机向预取缓冲器请求数据便立即被处理。图1的通道处理机(14，16)是为控制接到I/O总线(46，48)上的诸装置间的来回数据传送而设置的。存储器控制部件存储器控制部件(50，52)是为控制接到存储器总线(54，56)上的诸存储器阵列的来回数据传送而设置。高速缓冲存贮器的目录和控制逻辑更详细地示图3的图2BXU中的高速缓冲存储器目录(62)和控制装置(64)控制高速缓冲存储器(24)，存储器(24)可在BXU之外，也可与BXU置于同一芯片上。外部高速缓冲存储器的优点在于可支持容量更大的高速缓冲存储器。与高速缓冲存储器有关的目录和控制逻辑包括高速缓冲存储器的相关算法，该算法保证了即使在有多台处理机，每台处理机带有自己的高速缓冲存储器，各处理机共享同一数据结构的情况下，处理机的请求也总是得到正确的应答处理。参考图3。目录(62)的功能是存储对应于存储在高速缓冲存储器(24)中数据的地址。该目录可被具体化为一个或多个通路。在图3中，该目录具体化为4个通路(0，1，2，3)。行是在高速缓冲存储器和主存储器间所传送数据的基本单位。它由数据的16个字节组成。一行也称为一个传送块。当相应于一个特定地址的数据存储在所述高速缓冲存储器里时，所述高速缓冲存储器能提供该数据，从而避免了主存储器的存取。这就叫做“高速缓冲存储器的命中”。命中还是丢失的判断是以每行为基础来确定的。一个地址是高速缓冲存储器寻址的基本单位。每个地址块描述邻接的八或四个数据行的物理地址。在一个地址块内存在一个与各行有关的有效位。当该行存在于高速缓冲存储器内，则接通该有效位。保持在该高速缓冲存储器目录中的地址信息称之为标识符。由于许多地址划为一个地址块，故用标识符信息去识别与一个地址块现时有关的确切的存储器存储单元。当一个地址块的标识符与总线地址相对应并在所期望行的有效位接通时，便出现命中。每条通路提供用于标识符和有效位的存储器。正如图3所示，在多通路情况下，在所述各通路中的总线地址和标记字段间的比较电路(70-76)中，同时进行多道比较，以判定该数据是否在高速缓冲存储器的数据组内。一集是由来自各路的地址块所组成的地址块之集合。当局部总线地址的一部分通过译码器变换为某集地址时，则同时地对一集内的所有地址块进行选择。图3的目录为64集而设。当一个新的数据块需要引入所述高速缓冲存储器时，则可能必须移去一个已在该高速缓冲存储器内的旧的数据块，以便为该新数据让出位置。当一个地址块需要新地址时，用于确定哪路获得替换的定序是随机的。当将一项事务写在局部总线上而涉及某地址不在高速缓冲存储器内(高速缓存丢失)时，则不致力于将其相应数据存入高速缓冲存储器。但是，当要写在局部总线上的事务包含一个高速缓冲存贮器内的地址(高速缓存命中)时，则所述目录采用一种写完的策略(a write-through policy)。这意味着导致高速缓存命中的局部总线的写入数据被写入该高速缓冲存储器及主存储器。这确保了主存储器总是保持对所有数据存储单元的有效拷贝。高速缓冲存储器的组态寄存器高速缓冲存储器的组态寄存器位于图2的高速缓冲存贮器组态和控制逻辑(64)内，并表示如下高速缓冲存贮器组态寄存器 该高速缓冲存贮器的组态寄存本文档来自技高网...

【技术保护点】
供一个总线扩展部件（１０）之用的一个系统，该总线扩展部件是数据处理系统的部件，在该数据处理系统中，第一处理机（１４）和第二处理机（１６）通过一个局部总线（１８）连通多个接到一个或多个系统总线（２０，２２）的媒介，所述总线扩展部件（１０） 提供所述局部总线（１８）和所述系统总线（２０）之间的接口，所述总线扩展部件包括用于控制所述局部总线（１８）的存取的局部总线控制逻辑（６８），所述总线扩展部件包括用于控制所述系统总线（２０）存取的系统总线控制逻辑（６０），和一个高 速缓冲存贮器（２４）连到所述总线扩展部件（１０）和所述局部总线（１８），所述总线扩展部件中的控制逻辑，用以控制对所述高速缓冲存贮器的访问；所述控制逻辑包括一个高速缓冲存贮器的目录（６２），用于存储数据阵列地址，所述高速缓冲存储器目录 可形成多个通路（０，１，２，３），每一路包括标记和有效位存储器，以便于对所述数据阵列地址的所述目录进行相联检索；和第一装置（６４）包括连到所述高速缓冲存储器目录（６２）的第一组态装置（高速缓冲存贮器组态寄存器１－５位），用以将所述高速缓 冲存贮器目录分成两个逻辑目录，一个目录用于控制来自所述第一处理机的请求，另一目录用于控制来自所述第二处理机的请求。...

【技术特征摘要】
US 1986-7-29 890,8591.供一个总线扩展部件(10)之用的一个系统，该总线扩展部件是数据处理系统的部件，在该数据处理系统中，第一处理机(14)和第二处理机(16)通过一个局部总线(18)连通多个接到一个或多个系统总线(20，22)的媒介，所述总线扩展部件(10)提供所述局部总线(18)和所述系统总线(20)之间的接口，所述总线扩展部件包括用于控制所述局部总线(18)的存取的局部总线控制逻辑(68)，所述总线扩展部件包括用于控制所述系统总线(20)存取的系统总线控制逻辑(60)，和一个高速缓冲存贮器(24)连到所述总线扩展部件(10)和所述局部总线(18)，所述总线扩展部件中的控制逻辑，用以控制对所述高速缓冲存贮器的访问；所述控制逻辑包括一个高速缓冲存贮器的目录(62)，用于存储数据阵列地址，所述高速缓冲存储器目录可形成多个通路(0，1，2，3)，每一路包括标记和有效位存储器，以便于对所述数据阵列地址的所述目录进行相联检索；和第一装置(64)包括连到所述高速缓冲存储器目录(62)的第一组态装置(高速缓冲存贮器组态寄存器1-5位)，用以将所述高速缓冲存贮器目录分成两个逻辑目录，一个目录用于控制来自所述第一处理机的请求，另一目录用于控制来自所述第二处理机的请求。2.根据权利要求1所述的组合系统，特征在于还包括连接到所述局部总线控制逻辑电路(68)的一个预取缓冲器(63);和其中所述第一装置(64)包括连接到所述预取缓冲器的第一预取控制装置(预取控制寄存器2和3位)，用以将所述预取缓冲器分成两个逻辑通道，第一通道用于操作与来自所述第一处理机的请求有关的预取，而第二通道用于操作与来自所述第二处理机的请求有关的预取。3.根据权利要求2的系统，其特征在于所述第一装置(64)包括第二预取控制装置，该装置当所述第一预取控制装置(预取控制寄存器2和3位)被置位于允许所述预取时工作，以便一旦具备下列诸条件便触发预取一个现时存储器请求是一个n字可高速缓存的该请求，其中处理机指令取出和字符串两操作均使用n-字读存取，从特定存储器存储单元中待预取的下一顺序行不在所述高速缓冲存储器中，和所述待预取...

【专利技术属性】
技术研发人员：戴维贝德福德约翰逊，罗纳德詹姆斯埃伯索尔，乔尔C黄，曼弗雷德诺伊格鲍尔，史蒂文雷佩奇，基思塞尔夫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]