用于访问高速缓冲存储器单元的改进的虚拟到实地址翻译装置和方法制造方法及图纸

中央处理器的虚地址加速翻译成用于访问高速缓冲存储器的实地址的装置和方法用小相联存储器３１响应虚页号快速提供实页号试用部分。实页号试用部分和地址的不变字部分存取高速缓冲存储器目录单元２５１将虚页号全部翻译成实页号。实页号试用部分与该实页号被译部分在比较器２５３中比较以确定该高速缓冲存储器２５２的操作方式。若比较后是真的时，多路复用器３６将存储单元地址送到高速缓冲存储器２５２，被请求信号群送到输出寄存器２５４。（*该技术在2009年保护过期，可自由使用*）

【技术实现步骤摘要】

，第3979726号、第4264953号和第4669043号美国专利讨论了虚拟地址和高速缓冲存储器单元的联合使用，但并没有描述加快将虚拟地址翻译成真实地址的技术。第4332010号美国专利描述了一种高速缓冲存储器单元，其中存储器单元地址是字(不可翻译的)部分，因此，限制了高速缓冲存储单元的大小。第3723976号、第4612612号和第4682281号美国专利包含了用于存取高速缓冲存储器的信号群的响应虚拟地址的装置和响应实地址的装置。因此，大大地加大了这些装置并使数据处理系统复杂化。因此，需要一种装置和一种加快对存于带有实地址(根据来自中央处理单元的虚拟地址存取的请求)的高速缓冲存储器单元内的信号群进行存取的有关方法。本专利技术的一个目的是提供一个改进的数据处理系统。本专利技术的一个特征是为访问一个数据处理系统的高速缓冲存储器提供一种改进的技术。本专利技术的另一个特征是当由虚拟地址标识的一个信号群被中央处理单元请求时，加快对由实地址标识的和存于高速缓冲存储器单元内的信号群的存取。本专利技术还有一个特征是提供一种改进的方法将虚拟地址翻译成用于高速缓冲存储器的实地址。本专利技术的再一特征是提供一个高速缓冲存储单元，其中，在每个高速缓冲存储器单元的存储单元内存有单个信号群。本专利技术尤其特征的一个特征是使用一部分虚拟地址来确定一个高速缓冲存储器目录单元的试用地址，并根据此试用地址是否正确。来确定此时在该高速缓冲存储器目录单元的内容是否可用。通过提供一个响应至少一部分虚拟地址的小相联存储器，它存储高速缓冲存储器存储单元地址的试用比特一直用到虚页号至真页号的翻译能提供高速缓冲存储器存储单元地址的正确比特，以实现本专利技术的上述特征和其它特征。这些被存的比特(连同存储单元地址逻辑比特-这不要求翻译)用于存取高速缓冲存储器目录单元内的一个存储单元(在这种存取所需的实地址产生之前)。当该高速缓冲存储器目录单元的内容可用于比较时，就完成了从虚拟地址的翻译。当用于高速缓冲存储器存储单元地址的所存比特与被译的比特相同时，被译的部分实地址(它被用于同来自高速缓冲存储器目录单元的信号群进行比较)是可用的，并且这种比较可以执行。当存储单元地址的试用比特和被译比特相同时，并且该实地址所译的逻辑信号的比较与存于高速缓冲存储器目录单元内的对应的地址逻辑信号相同时，则该高速缓冲存储器单元的内容是所要求的信号群。当被存的和被译的存储单元地址逻辑信号不相同时，则来自翻译过程的可用的实地址的类似于典型的高速缓冲存储器单元操作的工作方式被加到该高速缓冲存储器单元。本专利技术的所有特征通过阅读如下描述和附图将得到理解。附图说明图1是能应用本专利技术的一种典型的数据处理系统的方框图。图2是按照先有技术的用于高速缓冲存储器单元将虚拟地址翻译成实地址的一个流程图。图3是按照本专利技术的用于高速缓冲存储器单元将虚拟地址翻译成实地址的一个流程图。现在参考图3，图3是本专利技术装置的功能方框图。图3是装有本专利技术的附加装置和高速缓冲存储器单元以强调信号流程的图2翻版。中央处理单元提供一个寄存器21内的虚页号部分21B的地址给由相联存储器单元22表示的地址翻译装置。同时，该虚页号21B或它的一部分被加到小相联存储器单元31。该小相联存储器31(至少能响应一部分虚拟地址)有少量的直接存取存储器存储单元储有较小信号群，因此，允许无明显时延地识别有关的信号群。由小相联存储器单元31产生的信号群包含一个试用信号群，它与字部分21A一起构成一个试用的存储单元地址。该试用存储单元地址被加到高速缓冲存储器目录单元251的界限内的地址。由试用存储单元地址确定的高速缓冲存储器目录单元251的内容被存于比较单元253内。同时，将虚页号21B加至相联存储器单元22，结果是在寄存器23的适当存储单元内存储实页号23B。实页号23B部分(它构成部分存储单元地址24A)被加到比较单元32并与来自小相联存储器单元31的信号群相比较。来自比较单元的肯定比较表示在高速缓冲存储器目录单元251内的正确存储单元已被试用存储单元地址所寻址。实页号23B部分(它是比较地址)被加到比较单元253并与高速缓冲存储器目录单元的内容相比较，该比较单元253由真信号(即来自比较单元32的肯定比较)置能。当加到该被置能比较单元253的二个量不相同时，一个假信号就产生并且被加到中央处理单元。来自比较单元253的假信号表示被数据处理单元所请求的信号群不存于高速缓冲存储器单元252内，而且这个被请求的信号群必须从主存储器单元检索。当比较单元253发出一个真信号时，多路复用器单元36(它被加有存储单元地址)将存储单元地址加到高速缓冲存储器单元252界限内的地址。应用存储器单元地址的结果是施加被请求信号群到输出寄存器254。该高速缓冲存储器存储单元仅仅包含一个信号群，因此，不需要输出多路复用器。当比较单元32输出一个假信号时，表示该试用存储单元地址不是正确存储单元地址，作为比较操作的结果，该假信号被加到多路复用器单元36。一直到从比较单元32产生假信号时，在寄存器23可得到正确存储单元地址24A。作为施加假信号到多路复用器单元36的结果，存储单元地址24A就被加到高速缓冲存储器目录单元251界限内的地址。作为应用存储单元地址的结果而被寻址的单元，被送进比较单元253，并与比较地址24B进行比较。作为这种比较的结果，一个假信号将指示中央处理单元，被请求的数据信号群不被存于高速缓冲存储器单元25内，而一个真信号使存储单元地址被加到(来自多路复用器单元36)高速缓冲存储器单元252界限内的地址，并使被请求信号群被加到输出寄存器254。示出了由比较单元32引出第二个假信号。该信号用于冻结寄存器21和寄存器23内的数据信号群的内容，以便能完成高速缓冲存储器目录单元的第二次存取并且不受下一个虚拟地址信号群的干扰。当这个假信号产生时，小相联存储器31被存储的实页号23B部分所更新。这部分实页号包含在由虚页号确定的存储单元的存储单元地址内。高速缓冲存储器目录的操作和由虚拟到实地址翻译的操作(这两种操作是并行进行的)可在一个系统时钟周期T0内完成，而被请求信号群的提取可在下一个连接的周期T0执行。本专利技术的有效性取决于其软件程序在大部分程序中通常参考仅n个存储器数据页内的信号群。因此，只需要有限的实页号23A信号群。所以，一个小相联高速缓冲存储器单元31能容纳该存储器数据页(当前正被中央处理单元所存取)的大部分实页号(明显地，不需要全部虚页号21B加到小相联存储器单元31，而有其一部分加入就足够了)。因此，该小相联存储器单元允许设定有关由虚拟到实地址翻译的结果。在最佳实施例中，该小相联存储器单元31的内容借助于输入实页号的b个信号比特到由虚页号所寻址的存储单元来确定。就中央处理单元继续引用这同一个或极少的虚页号的一个过程的大部分时间范围内而言，该小相联存储器将提供一个准确的试用地址，因此增强了性能。与图2所示的先有技术实施例相类似，本专利技术使用二个系统时钟周期(即2·T0)。可是，高速缓冲存储器单元25采用了流水作业以使来自虚页号(即经过该小相联存储器单元31)的有关存储单元地址部分的错误假设出现在高速缓冲存储单元检索周期，而一连串正确假设允许从高速存储器单元每个系本文档来自技高网...

【技术保护点】
一个与中央处理单元相关联的高速缓冲存储器单元用于在由实地址确定的存储单元内存储信号群；其中，上述的中央处理单元提供一个标识被请求信号群的虚拟地址；每个虚拟地址和每个实地址有第一、第二和第三部分；其中，标识相同信号群的虚拟地址和实地址有相同的第一部分；上述高速缓冲存储单元包括：一个高速缓冲存储器目录装置，它用于在由上述第一和第二实地址部分确定的存储单元内存储第三实地址部分；一个高速缓冲存储器装置，它用于在由上述第一和第二实地址部分确定的存储单元内存储一个信号群，上述信号 群由上述第一和第二实地址部分来标识，而上述第三实地址部分被存于上述高速缓冲存储单元的上述第一和第二实地址部分存储单元内；翻译装置，它用于由第一和第二虚拟地址部分来确定第一和第二实地址部分；相联存储器装置响应上述第二和第三虚拟地址部分 的被选信号，用于提供一个试用的第地址部分给上述高速缓冲存储器目录装置，其中，上述试用的第二地址部分和上述第一虚拟地址部分被送到上述高速缓冲存储器目录装置；和用于将上述试用第二地址部分与上述实地址部分相比较装置，上述比较装置的肯定比较导致 由上述试用地址和上述第一虚拟地址所寻址的上述第三实地址被上述高速缓冲存储器装置所处理。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗纳德拉比斯，
申请(专利权)人：霍尼韦尔布尔公司，
类型：发明
国别省市：US[美国]