系统总线软件驱动器技术方案

在具有主－从体系结构，由多个寄存器控制的共用存储器、主－从中央处理单元、及主－从总线控制器的系统总线中，从共用存储器中读出或向其写入数据的方法，包括：由中央处理单元在第一寄存器上写入请求位来请求对存储器的访问；读出第二寄存器上一存取位以确定存取位是否得以设置且访问存储器是否获授权；由中央处理单元读出或写入数据；读取第二寄存器上的存取位，确定是否存取位已清零及访问已完成，存取位由主－从控制器设定。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及系统总线软件驱动器，更具体地，涉及为系统上所有部件提供对系统总线读写存取的方法。系统总线通常能够按照字长量，实现各种计算机系统单元之间的数据交换。在实际应用中，大量的单元连接至同一条总线上，各单元都以有序的方式为各自的传输争用这条总线。系统部件之间数据交换的定时和排序，是通过一个特定的网络总线体系结构来控制的。一个已知的这种体系结构为“以太”网(Ethernet)。在以太网中的所有站都通过一些网络接口卡或连接器与一条电缆相连接，后者可为每一用户设备而运行。以太网络采用一种叫做带有冲突检测的载波侦听多路存取(CSMA/CD)的通讯协议。在这种CSMA/CD协议中，每个站通过连续地监视电缆，检测其何时空闲(无用户传送)、可时有一个用户正在(成功地)进行传输、或者何时有多于一个以上的用户正在同时试图传输(冲突)，来共享这条电缆。电缆基本上起着一条广播总线的作用。如果任一个站检测到这条电缆是空闲的， 它便可以在该电缆上传输。一旦一个站进行传输，其它一些站将不能够中断这一传输。如果两个站同时开始传输，它们则利用冲突检测来检测这一冲突，并停下来，在经过一个随机的选择时间间隔之后，进行重试。以太网以及其它一些总线体系结构，都要求复杂的协议，以建立信息和管理数据传输，最终要求复杂的硬件设计来支持数据传输和错误检测功能。鉴于以上诸原因，人们要求有一种简单而有效的系统总线软件驱动器，其能够减少执行任务所需的硬件及复杂软件的数量。本专利技术的目的在于提供一种系统总线软件驱动器，它能够实质上消除一个或多个由于现有技术的局限及缺点所导致的问题。通常，由一些上层软件处理来使用系统总线，以便在一网络体系结构内的任何两个模块之间进行通信。本专利技术的方法是设计用于一种带有主从式接口的总线控制器硬件设计的情况，该接口带有的主设备是现用系统处理部件(SPU)，从属设备则是该网络中任何其它模块。在这种结构中，一个备用的SPU也被看作为一个从属设备。这允许系统总线用于现用和备用SPU之间的通信。该总线控制器的设计不允许两个从属模块在没有主模块中央处理单元介入的情况下进行通信。主、从CPU利用共用存储器(SRAM)和系统总线寄存器与它们各自的总线控制器相通。系统总线寄存器用于发出从总线控制器到系统总线共用存储器的访问请求。一旦得到访问授权，CPU就能够写入该共用存储器对应的消息发送(Tx)和接收(Px)区域或者从中读出它们。当该CPU已完成对共用存储器的存取时，系统总线寄存器被用来解除控制并对该总线控制器发出指令。系统总线软件驱动器为系统中所有部件提供对系统总线的读和写存取。对系统总线的存取是由每一模块上的总线控制器硬件来控制的。系统总线软件驱动器提供了所需的与总线控制器的信号交换，以便与系统中的其它一些模块进行通信。当需要写入系统总线时，该软件驱动器将对总线控制器发出请求，并等待对于写入的授权。当需要从系统总线上读出一些东西时，该软件驱动器将使总线控制器中断进入的信息。系统总线驱动器将保持对系统总线块读取奇偶校验误差以及任何总线控制器存取超时的跟踪。保持这些情况下的统计量，并且对总线控制器进行重置，以试图从此情形下恢复过来。上层软件协议必须检测任何失掉的信息并使其恢复。而且，不由软件驱动器对系统总线数据进行判读。根据本专利技术的目的，为了获得上述及其它优点，作为一种实例性和宽范围的描述，本专利技术提供了一种在具有主-从体系结构、一主中央处理单元、和一主总线控制器的系统总线中向多个寄存器控制的共用存储器写入数据的方法。该方法包括的步骤有通过在一个第一寄存器上写入一请求位，发出由主中央处理单元访问共用存储器的请求；在一个第二寄存器上读出一存取位，以确定该存取位是否得到设置，并且对共用存储器的访问是否得到授权；通过主中央处理器向共用存储器写入数据；读取第二寄存器上的存取位，以确定该存取位是否已被清零以及访问共用存储器的过程是否完成。另一方面，本专利技术提供了一种从共用存储器中读出数据的方法，该方法包括的步骤有通过在一个第一寄存器上写入一请求位，发出由主中央处理单元访问共用存储器的请求；在一个第二寄存器上读出一存取位，以确定该存取位是否得到设置并且对共用存储器的访问是否得到授权；识别是否存在奇偶校验误差；如果奇偶校验正确，通过主中央处理器从共用存储器中读出数据；读出第二寄存器上的存取位， 以确定存取位是否已清零以及访问共用存储器的过程是否完成。上述处理方法同样可用于对从属模块的读/写过程。应当了解，以上的综述以及下面的详述，都是举例和解释性的，它们旨在对所附权利要求书所限定的本专利技术进行进一步的说明。从结合附图对本专利技术较佳实施例的详细描述，可更好地了解本专利技术的上述及其它目的、特征及其优点、附图中附图说明图1是代表本专利技术系统总线结构的示意图2是代表主、从模块的功能部件的示意图；图3是SPU总线驱动器写入过程的流程图；图4是SPU总线驱动器读出过程的流程图；图5是从属总线驱动器写入过程的流程图；图6是从属总线驱动器读出过程的流程图；图7A-7D示出与主SPU相关的控制寄存器；图8A-8D示出与从属模块相关的控制寄存器；图9A示出主SPU的存储器映象；图9B示出其它模块的存储器映象。本专利技术的软件驱动器可与美国专利申请第08/482,396号(代理号为SNL-PAT95002)中披露的用于“采用系统总线控制器的模块间通信的设备和方法”相结合使用。此份美国专利申请文件由Young-II Kim等人于1995年6月7日提交，其公开的全部内容，在此引作为本专利技术的参考文件。该份文件说明书中的某些部分，将在后文适当部分加以引用，以便于理解和说明本专利技术。现在参见附图，特别是参见图1，其中示出了一个采用本专利技术设备和方法的系统总线体系结构10的总体图。如图所示，系统总线体系结构包括一底板总线12，其分别与多个系统处理器单元(SPU)14a和14b、系统接口单元(SIU)16、系统交换单元(SSU)18、以及系统时钟单元(SCU)20相通。虽然图1中示出多个SPU、SIU、SSU以及SCU，但是应能理解到，依据具体的系统结构，任何数目的相应单元，包括这些单元的单独装置，都可与底板12接口。底板总线12是一条数据传输能力高达10兆字节/秒的16位宽带高速并行总线，因而比以太网传输快大约八倍。这条高速总线上传送的内部处理器通信信息量基本上是以成组的方式并且实际上是点对点的。有时点对点的传送可以成为数据流模式。尽管一般估计数据流式传送的频率可能非常低。数据流模式的数据传输的实例可能在初始卸载期间、计数数据传输期间、以及网络管理站间管理数据传输期间，出现于各模块之间。某些时候可能要求SPU进行广播，而广播数据将总是以成组的方式。在多数情况下，成组方式IPC的应用是传输一个单独的信息缓冲区。目前总线结构內的一个内部操作系统的信息缓冲区的最大尺度为1024字节。在图1所示的实施例中，底板总线12支持主设备侧的一现用SPU14a和从属设备侧的各接口16、交换单元18及时钟单元20之间的通信。备用SPU14b也以从属设备方式运行。任何一个(但仅能是一个)SPU都可被指定为主(现用)设备，而其余的则必须被指定为从属(备用)设备，因为只有一个主处理器用于该系统。如图1所示，本文档来自技高网...

【技术保护点】
在系统总线中对共用存储器写入数据的一种方法，其中所述系统总线具有主－从体系结构、由多个寄存器控制的所述共用存储器、一个主中央处理单元、和一个主总线控制器，该方法包括以下步骤：通过在一个第一寄存器上写入一请求位，发出由所述主中央控制单元访 问所述共用存储器的请求；在一个第二寄存器上读出一存取位，以确定该存取位是否得到设置，并且对共用存储器的访问是否得到授权；通过所述主中央处理器向所述共用存储器写入数据；以及读取所述第二寄存器上的存取位，以确定该存取位是否已被清零， 并且访向所述共用存储器的过程是否完成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G苏列什，KB康，YI金，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]