具总线调停机制的高速处理器系统技术方案

一种建于一单一半导体芯片上的具有总线调停机制的高速处理器系统。该处理器系统包含有，至少一个总线主控器、复数个总线及复数个总线副控器。每一总线包含有，一独立的地址总线、一独立的数据总线和个自的数据传输能力。每一总线主控器包含有复数个独立的总线接口，且该独立的每一总线接口与其中的一总线连接。每一总线副控器与具有相对应的数据传输能力的一总线连接。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是相关于包含有总线主控器、总线及总线副控器的建于单一半导体芯片上的处理器系统。特别是，具有复数个总线主控器和用来调停这些总线主控器之间对共用总线存取的调停机制的单片处理器系统。本专利技术可应用在有关如电视游戏机、通讯网路终端设备、个人数字信息助理、卡拉OK用机器、汽车导航器、育智玩具、学习教材机器、文字处理器、实用信息伺服器、厂房生产线等检查用机器、各种测量机器等的处理器系统。能够发送总线地址的一个功能块称为总线主控器，而总线副控器则是能够接收总线地址的。近年来，处理器的性能显著提高。然而，并无明显地改进存储装置与其它外围设备的速度。传统的单一处理系统里，其中央处理器、存储器装置与其它外围设备分享一共用总线。中央处理器被用为总线主控器。而存储器装置与其它外围设备则为总线副控器。在这样的系统里，总线主控器与总线副控器之间速度上的差距，会滋生严重影响整个系统功能的问题。上述问题，在多处理器系统里变得更为严重。因为多处理器系统里有多个总线主控器，而这些总线主控器也必须共用单一的总线。近年来，即有提出数种解决此问题的研讨技术，并且也被工业界采用。一种普遍使用的技术是，个自的总线主控器引用更快的高速存储器或局部存储器。还有，另外一种解决此问题的方法是，在系统里拥有多个共用总线来增进在一个总线上的数据传输速度。已知的实例中，利用哈佛体系结构(Harvard Architecture)的处理器就是使用多个共用总线技术的一个范例。哈佛体系结构是备有两个外部总线。其中一个总线仅作指令取得之用，而另外一个总线则仅作数据存取之用。每一个总线有一个独立的物理地址空间。在备有哈佛体系结构的处理器里，指令和数据是无法配址在同一物理地址空间内。所以，比常用的vonNeumann处理器更难以用程序来处理。另外一个依复数个总线设计的例子为层式的总线系统，常见于个人电脑或工程上的工作站。目前，这类型的系统并没有设计在单一半导体芯片上的。然而，这类型的系统是可与本专利技术提出的系统相比较的好范例。附图说明图1是用于个人电脑上的一种层式的总线系统。如图所示，该总线系统中有复数个不同的数据传输能力的总线。一个总线的数据传输能力通常是由该总线周期速率及该数据总线的位宽的乘积来衡量。以近年来常用的Intel Pentium处理器的PC/AT相容机为例。该系统有三种总线。其数据传输能力的规格一般如下所述●总线周期频率60MHz或66MHz及数据总线带宽64位的处理器外部总线。●总线周期频率33MHz及数据总线带宽32位的外围元件连结(Peripheral Component Interconnect，PCI)总线。●总线周期频率约10MHz及数据总线带宽8或16位的ISA总线。该系统中，每一总线副控器根据其本身的存取速率与数据传输率，而与其中一种总线连接。动态随机存取存储器(Dynamic RandomAccess Memory，DARAM)等半导体存储器是与处理器外部总线连接，视频信号处理器(videl processor)等需要高速数据传输率的外围装置即与PCI总线连接，而磁性存储器等比较低速的数据传输率的外围装置则与ISA总线连接。在这样一个架构中，含有Pentium处理器的总线主控器直接存取的仅有处理器外部总线。总线主控器如欲存取PCI总线及ISA总线，则需借助总线桥接单元(bridge unit)，如图1所示。该总线桥接单元包含有先进先出(FIFO)缓冲器，以供总线主控器经由PCI总线及ISA总线去存取一个较低速率装置的数据。假如一个系统，含有以浮点处理器单元(Floating Point Unit，FPU)或另外的中央处理单元为另外的总线主控器的话，则这些总线主控器与处理器外部总线连接。而这些总线主控器之间的总线调停仅对于处理器外部总线作调停处理。上述系统有一项缺点，当总线主控器去存取一个在较低速度阶层的总线时，会浪费掉在较高速度阶层的总线的带宽。另一项缺点是，该总线桥接单元需备有复杂的电路和额外的存储器，如FIFO存储器。从上述所研讨的已知技术里，可以了解，利用传统的多个总线的多处理器系统虽然可以消除总线主控器与总线副控器之间带宽问题的一部分。但是，如前所指出的多项缺点，传统的技术不适用于单片多处理器系统。单片多处理器系统还需要更有效率的总线结构。在多处理器系统里，共用总线扮演重要的角色。总线主控器允许享用所有的总线副控器。假如在共用总线上的总线副控器是存储器装置的话，该存储器空间可自由地分配给这些总线主控器。然而，同样的会有总线存取的问题。假如总线主控器之间的总线调停未能有效处理，可能使整个系统的执行功能严重受损。为了使整个系统的执行功能免于恶化，该系统可能必须使用额外的存储器，例如局部的高速存储器。所以，在多处理器系统里急需建架一有效率的总线调停机制。以下描述己知技术里一些传统的总线调停机制，以及其优缺点。总线调停系统的传统的方法包括菊花链(Daisy Chain)调停方法、统筹(pooling)调停方法及备有优先顺序编码/解码器的并列concurrent调停方法等。图2是图示一利用菊花链连调停方法实施的总线调停系统。如图所示，该总线系统中有复数个总线主控器A，B，C，...成串链式连接。此结构中，每一总线主控器在取得来自上层的总线主控器授与的一总线许可讯号后，即有存取一总线的权利。所以，当前述的上层总线主控器没有总线存取的要求，或是总线空出时，一总线主控器即可确保给予较其低层的总线主控器一总线许可讯号。换句话说，当一个或多个上层总线主控器有总线存取的要求时，或是总线正在被使用的期间，则在较低层的总线主控器就无法存取该总线。菊花链式的总线调停结构可用简单的电路来完成，并且可依数据量的多少及其重要程度而预先设定每一总线主控器的优先顺序。但相对的，它也有如下的缺点即，随着所菊花链的总线主控器的数量的增加，其调停器明显地延迟调停处理的时间，而使系统的执行功能恶化。并且，该调停器无法保证可以给予较低优先顺序的总线主控器有总线的使用周期。此外，每一总线主控器的优先顺序是固定的，不能因处理内容而改变它。图3是利用备有优先编码/解码器的并列调停方法实施的总线调停系统。如图所示，所有的总线主控器A、B、C...N送出总线要求迅号到上述的优先编码/解码器。待空出总线后，该优先编码/解码器则依固定的优先顺序，保证将该总线许可迅号给予最高优先顺序的总线主控器。此种方法的优先顺序，可依每一总线主控器即将处理的数据量的多少及其重要程度而预先设定。在其调停处理的结构里，调停处理的时间是固定的，与总线主控器的个数无关。然而，仍旧无法对较低优先顺序的总线主控器确保有总线的使用周期。此外，每一总线主控器的优先顺序是固定的，不能因处理内容而改变它。依统筹方法实施的总线调停系统，可以确保对较低优先顺序的总线主控器给以总线的使用周期。其总线调停器周期性地检测所有总线主控器发出的每一总线要求迅号。每一总线主控器皆被检测。一旦检测到有一个主动的总线要求迅号时，该总线调停器即保证将该总线许可迅号给予该总线主控器。当每一总线主控器接到来自总线调停器的该总线许可迅号时，它都能存取一总线。此系统可以确保对所有总线主控器给予总线的使用周期。每一总线主控器可以在某本文档来自技高网...

【技术保护点】
一种建于一单一半导体芯片上的系统，包含有：复数个总线，每一总线备有一独立的地址总线、一独立的数据总线和个自的数据传输能力； 至少一个总线主控器，该总线主控器备有复数个直接与该复数个总线连接的独立的总线接口，且该独立的每一总线接口与其中的一个总线连接；以及， 复数个总线副控器，每一总线副控器有个自的数据传输能力，且与具有相对应的数据传输能力的该复数个总线中的一个总线连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：加藤周平，佐野高一，
申请(专利权)人：新世代株式会社，
类型：发明
国别省市：JP[日本]