三维单片集成器件结构及其制备方法技术

本发明专利技术提供一种三维单片集成器件结构及其制备方法，三维单片集成器件结构包括：半导体基底，栅氧化层，源极结构，漏极结构，栅极结构以及隔离结构，隔离结构中形成有空气腔。本发明专利技术的半导体高速器件及制作方法以及三维单片集成器件结构，在隔离结构中形成空气腔，通过形变介电材料和非形变介电材料形成上述工艺腔，可以有效减少栅源电容和栅漏电容，可以增大器件截止频率。构成三维单片集成器件，作为底层器件层，有利于经受上层器件制作过程种的温度考验而保持性能不发生退化，提高底层器件耐温特性。件耐温特性。件耐温特性。

【技术实现步骤摘要】
三维单片集成器件结构及其制备方法


[0001]本专利技术属于三维集成
，特别是涉及一种三维单片集成器件结构及其制作方法。

技术介绍

[0002]一直以来，半导体厂商不断缩小沟道尺寸、标准单元高度和间距，以求降低成本和提高性能。然而，这种尺寸缩小变得越来越困难，为了保持系统性能提升、功耗降低和成本优势，必须发展像单片集成这样的三维(3D)集成技术(Monolithic 3D)。
[0003]为了实现三维单片集成，必须考虑底层MOSFET(Metal
‑
Oxide
‑
Semiconductor Field Effect Transistor，MOSFET)的热稳定性和上层器件的热开销问题。也就是说，底层器件要能经受上层器件制作过程种的温度考验而保持性能不发生退化。因此，下层晶体管需要耐温工艺。
[0004]目前，对于纳米尺寸全耗尽绝缘层上硅(Fully
‑
depleted Silicon
‑
on
‑
Insulator)器件，由于栅极侧墙(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维单片集成器件结构，其特征在于，所述三维单片集成器件结构包括：半导体基底；栅氧化层，形成在所述半导体基底上；源极结构及漏极结构，形成在所述半导体基底上且位于所述栅氧化层两侧，所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；栅极结构，形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；隔离结构，至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。2.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述栅极结构的外缘尺寸小于所述栅氧化层的外缘尺寸，所述栅氧化层与两侧的所述源极结构及漏极结构相接触。3.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述半导体基底自下而上依次包括底层硅、中间埋氧层以及顶层硅，以形成全耗尽绝缘层上硅器件。4.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述隔离结构依次包括第一隔离层、第二隔离层、第三隔离层及第四隔离层，其中，所述第一隔离层位于所述栅极结构侧部表面且与所述源极结构和所述漏极结构之间具有间距，所述第二隔离层位于所述第一隔离层上，所述第三隔离层位于所述第二隔离层上，所述空气腔位于所述第二隔离层和所述第三隔离层之间，所述第四隔离层延伸至所述源极结构和所述漏极结构的表面。5.根据权利要求4所述的三维单片集成器件结构，其特征在于，所述空气腔位于所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域。6.根据权利要求4所述的三维单片集成器件结构，其特征在于，所述第二隔离层包括形变介电材料层，所述第三隔离层包括非形变介电材料层。7.根据权利要求1
‑
6中任意一项所述的三维单片集成器件结构，其特征在于，所述三维单片集成器件结构的截止频率为：其中，g
m
为跨导，C
M
为密勒电容，C
M
等效为：C
M
＝C
gd
(1+R
...

【专利技术属性】
技术研发人员：刘盛富，胡云斌，杨超，刘海彬，刘森，
申请(专利权)人：微龛广州半导体有限公司，
类型：发明
国别省市：