测试访问端口制造技术

传输测试指令，衰减测试指令和周期测试指令提供了在包括ＪＴＡＧ边界扫描单元的电路之间ＤＣ和ＡＣ互连电路的测试。只需要对测试访问端口电路以及边界扫描单元作少量添加就能实现所附加的指令。该指令扩展了常规的ＪＴＡＧ操作的结构。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本申请一般涉及通过扩展IEEE1149.1 TAP和边界扫描标准(JTAG)的指令集以及结构来测试位于集成电路之间的高速DC和AC耦合的互连电路。
技术介绍
印刷电路板上集成电路之间的数字信号通信的带宽正在不断增加。为了能支持这一需求，正在开发新的较高速度的数字互连电路技术。传统的JTAG(即，IEEE1149.1标准)边界扫描结构限制其能够测试这些较高速度的数字互连电路。由于在JTAG结构进行互连电路测试方面的限制，从而限制了JTAG对集成电路之间的高速DC和AC耦合互连电路的测试。这些高速互连电路使用的增加要求扩展了JTAG的范围，以实现这些互连电路可靠测试。AC外部测试工作组已经完成了一些针对高速DC和AC耦合的互连电路或网络的测试。Lofstrom.Keith发表的论文“Early Capture for Boundary Scan TimingMeasurements”(1996年10月20-25日国际测试大会公报15.3第417-422页)披露了采用IEEE1149.X标准的扩展来测量模拟波形和延迟。扩展捕获是在Update-DR状态中TMS下降沿采样数据。
技术实现思路
本专利技术提供了对JTAG指令集和结构的扩展，从而针对提供一种解决高速IC和IC之间互连电路的测试的方案。该方案保持了JTAG的基本操作，使得现有的指令和结构操作不受本专利技术扩展的影响。在标准的JTAG指令集中增加了传输测试指令，以便于测试通过AC或DC耦合互连电路从一个器件的输出到一个器件的输入的信号传输。该指令在JTAG结构中采用附加的时钟信号和捕获测试选通脉冲(CTS)。也可以使用常规的输入和输出边界扫描单元。在测试访问端口增加最少的附加电路。CTS选通脉冲使边界扫描输入单元能以比在JTAG协议的Update-DR状态中产生的正常捕获早得多地去捕获数据。通过传输测试指令迫使在之后Update-DR状态中将正常产生的数据的捕获成为无操作的NO-OP状态。这就防止了较早捕获到的数据会被正常捕获操作的数据所覆盖。衰减测试指令能够测试通过AC耦合互连电路从一个器件的输出到一个器件的输入的信号传输的衰减。衰减测试指令的工作相同于传输测试指令的工作，除了衰减测试指令允许在Update-DR状态中数据的正常捕获而不是强制的无操作的状态。可以采用常规输出的边界扫描单元并且必须采用改进的输入边界扫描单元。对传输测试指令的TAP可以作些增加。一个扫描的数据位以一个逻辑状态来表示通过衰减测试的电路并以相反的逻辑状态来表示未能通过测试。周期测试指令能够测试通过AC或DC耦合互连电路从一个器件的输出到一个器件的输入传输的信号周期。周期测试指令的操作使输出边界扫描单元能够对输入器件的输入边界扫描单元输出交变信号或翻转信号。改进输出边界扫描单元是必需的。衰减测试指令的输入边界扫描单元与附加电路一起使用。TAP也需要增加一些电路来满足衰减测试指令的需求。附图说明图1是常规JTAG互连电路测试操作的框图以及相关时序图。图2是常规JTAG互连电路测试操作的第一示范限制的框图以及相关时序图。图2A是常规JTAG互连电路测试操作的第二示范限制的框图以及相关时序图。图3是根据本专利技术DC互连电路传输测试操作的框图以及时序图。图4是根据本专利技术AC互连电路传输测试操作的框图以及时序图。图5是集成电路的基本JTAG结构的框图。图6是改进基本JTAG结构使之允许本专利技术的传输测试指令的框图。图7是本专利技术传输测试指令的时序图。图8A是本专利技术延迟电路第一实现例的框图。图8B是本专利技术延迟电路第二实现例的框图。图8C是本专利技术延迟电路第三实现例的框图。图8D是本专利技术延迟电路第三实现例的框图。图8E是图8D所说明的延迟电路细粗延迟编程的时序图。图9是常规的JTAG TAP控制器状态图。图10是指示在常规JTAG TAP图的某些状态中传输测试指令所提供变化的状态图。图11是适用于在Shift-DR和Capture-DR的TAP状态中产生Clock-DR信号的常规TAP Clock-DR选通电路的框图以及简化的真值表。图12是为了能支持本专利技术传输测试指令而改进的常规TAP Clock-DR选通电路的框图。图13是为了能支持本专利技术传输测试而对TAP增加的Update-DR状态检测电路的框图。图14是根据本专利技术AC互连电路衰减测试操作的框图以及时序图。图15是为了能允许本专利技术的衰减测试指令对基本JTAG结构改进的框图。图16是本专利技术衰减测试指令的时序图。图17是在常规JTAG TAP图的某些状态中衰减测试指令影响的流程图。图18A是对“完全”输入边界扫描单元作改进使之能执行本专利技术的衰减测试指令的框图。图18B是对“只观察”输入边界扫描单元作改进使之能执行本专利技术的衰减测试指令的框图。图18C是用于图18A和图18B框图电路的框图。图19是衰减测试指令的第一操作例的框图。图20是衰减测试指令的第二操作例的框图。图21是衰减测试指令的第三操作例的框图。图22是根据本专利技术AC互连电路周期测试操作的框图以及相应的时序图。图23是对基本JTAG结构作改进使之提供本专利技术周期测试指令的框图。图24A是周期测试指令在紧接着Update-IR状态之后的Run Test/Idle状态中执行时操作的时序图例。图24B是周期测试指令在紧接着Update-DR状态之后执行Run Test/Idle状态的操作的时序图的例子。图24C是通过扫描输入和更新另一指令来终止周期测试指令的时序图例。图25是在常规JTAG TAP图的某些状态中周期测试指令影响的流程图。图26A是为了支持本专利技术的传输和周期测试指令而对TAP所增加的检测RunTest/Idle和Update-DR状态的电路框图。图26B是为了支持本专利技术的周期测试指令而对TAP所增加用于Capture-DR状态检测电路的框图。图27A是对“完全”输入边界扫描单元作改进使之能执行本专利技术的周期测试指令的框图。图27B是对“只观察”输入边界扫描单元作改进使之能执行本专利技术的周期测试指令的框图。图27C是用于图27A和图27B框图电路的框图。图28是对输出边界扫描单元作改进使之能执行本专利技术的周期测试指令的框图。图29是采用本专利技术的传输，衰减以及周期测试指令的描述为可测试的集成电路之间示范差分AC耦合互连电路的框图。图30是在常规的1149.1测试域和包括本专利技术的传输和衰减测试指令的扩展1149.1测试域之间的AC耦合互连电路测试的框图。具体实施例方式图1说明了采用现有JTAG标准来测试DC互连电路103。DC互连电路103包括终端元件(即，下拉电阻106)。在DC互连电路中也有可能采用许多其他端口元件的配置。在功能模式中，来自核心电路的功能信号是从第一IC输出的，它通过第一IC的JTAG边界扫描单元101并通过第一IC的输出缓冲器104。功能信号通过外部DC互连电路103并经过第二IC的输入缓冲器105和JTAG边界扫描单元102传输到第二IC的功能性核心电路的输入。JTAG边界单元在功能模式中是透明的，它是通过向第一和第二IC的JTAG结构的指令寄存器(IR)加载旁路指令来完成的。然而，当外部测试(Extest)指令被加载到JTAG结构的指令寄存器(IR)时，边界单本文档来自技高网...

【技术保护点】
一种测试访问端口，包括：测试时钟输入；测试模式选择输入；测试数据ＩＮ输入；测试数据ＯＵＴ输出；控制器，它连接着测试时钟输入和测试模式选择输入，该控制器提供Ｕｐｄａｔｅ－ＤＲ信号，Ｃｌｏｃｋ－ＤＲ信号，Ｕｐｄａｔｅ－ＤＲ信 号，以及Ｓｈｉｆｔ－ＤＲ信号，还具有控制总线输入；指令寄存器，它连接着测试数据ＩＮ输入和测试数据ＯＵＴ输出且具有连接着控制器的控制总线输出，指令寄存器还具有模式信号输出；边界扫描寄存器，它连接着功能数据信号，测试数据ＩＮ输入，测试数 据ＯＵＴ输出，模式信号输出，Ｕｐｄａｔｅ－ＤＲ信号和Ｓｈｉｆｔ－ＤＲ信号，边界扫描寄存器具有改进的Ｃｌｏｃｋ－ＤＲ输入；延迟电路，它连接着测试时钟输入且具有延迟的时钟输出；以及传输测试电路，它连接着延迟的时钟输出，控制总线，Ｕｐｄａ ｔｅ－ＤＲ信号，Ｃｌｏｃｋ－ＤＲ信号和改进的Ｃｌｏｃｋ－ＤＲ输入以测试由边界扫描寄存器接收的功能信号的传输。

【技术特征摘要】
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【专利技术属性】
技术研发人员：LD威特赛尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]