一种低功耗芯片的管脚互联设计方法技术

一种低功耗芯片的管脚互联设计方法，将芯片内核划分为供电单元、断电域和非断电域，在管脚PAD的逻辑信号通道内设置断电隔离锁存受控单元；所述供电单元对断电域和非断电域进行供电，所述非断电域与断电隔离锁存受控单元电连接，当芯片内核断电时，断电域断电，非断电域向断电隔离锁存受控单元发送断电锁存信号，断电隔离锁存受控单元继续维持管脚PAD的输出值。本发明专利技术通过断电隔离锁存受控单元实现了在断电情况下对管脚输出的稳定控制，避免出现意外的漏电通路或者外部电流倒灌。外的漏电通路或者外部电流倒灌。外的漏电通路或者外部电流倒灌。

【技术实现步骤摘要】
一种低功耗芯片的管脚互联设计方法


[0001]本专利技术属于芯片设计
，更具体的说是涉及一种低功耗芯片的管脚互联设计方法。

技术介绍

[0002]在芯片设计领域，如何实现低功耗设计，达到最佳的能效比是工程人员亟待解决的问题。研发人员会通过多个粒度的设计实现低功耗设计，低功耗设计开展的级别包括系统结构级、IP级别、逻辑电路级、工艺级等。
[0003]芯片与外界电路的沟通都是通过管脚PAD实现的。在低功耗应用场景下，如果芯片设计人员不能正确的处理管脚的漏电，会出现管脚漏电、电流倒灌，甚至于短路等情况。控制管脚的漏电问题，成为低功耗芯片控制功耗的关键手段。
[0004]常规的低功耗设计中，设计人员会进行多级低功耗设计，包括关闭系统时钟，关闭内核部分供电等手段。在关闭内核部分供电时，管脚的控制会成为设计的瓶颈所在：
[0005]如果将管脚的控制信号都放在断电域，在系统断电时，管脚状态处于不定态，可能会出现意外的漏电通路或者外部电流倒灌。
[0006]如果将管脚的控制信号都放在非断电域，由于管脚分散在芯片周围，则非断电域的控制逻辑会比较分散，电源网络也会覆盖较大的区域，系统低功耗目标难以实现。
[0007]实际应用中，往往要求芯片在内核断电情况下，能够提供相对稳定的高或低的电平输出，确保外部电路不会发生电流倒灌。
[0008]因此，如何提供一种低功耗芯片的管脚互联设计方法，达到最佳的能效比是工程人员亟待解决的问题。

技术实现思路

[0009]有鉴于此，本专利技术提供了一种低功耗芯片的管脚互联设计方法，实现了系统断电下管脚状态的稳定控制以及供电的集中控制，降低了供电功耗。
[0010]为了实现上述目的，本专利技术采用如下技术方案：
[0011]一种低功耗芯片的管脚互联设计方法，将芯片内核划分为供电单元、断电域和非断电域，在管脚PAD的逻辑信号通道内设置断电隔离锁存受控单元；所述供电单元对断电域和非断电域进行供电，所述非断电域与断电隔离锁存受控单元电连接，当芯片内核断电时，断电域断电，非断电域向断电隔离锁存受控单元发送断电锁存信号，断电隔离锁存受控单元继续维持管脚PAD的输出值。
[0012]优选的，所述芯片为SOC芯片或ASIC芯片。
[0013]优选的，所述非断电域中设置断电控制逻辑，断电控制逻辑接收到外部的断电请求信号后，断电控制逻辑发送锁存信号至断电隔离锁存受控单元，断电隔离锁存受控单元接收锁存信号后进行锁存并发送锁存完毕信号至断电控制逻辑，断电控制逻辑接收到锁存完毕信号后将断电请求信号发送至供电单元，供电单元执行断电。
[0014]优选的，所述断电隔离锁存受控单元包括多个断电隔离锁存器，所述断电隔离锁存器以单独固化的形式设置在每条逻辑信号通道上，所述断电隔离锁存器与断电控制逻辑通信连接。
[0015]优选的，逻辑信号包括，输入使能信号，外部输入信号，输出使能信号，芯片输出信号和电位控制信号。
[0016]优选的，所述断电隔离锁存受控单元通过断电控制逻辑进行控制锁住当前配置值。
[0017]优选的，所述非断电域与断电隔离锁存受控单元电连接的连接电路为单路径通路，由非断电域引出一条通电线路，通电线路依次串联各个管脚PAD中互联的断电隔离锁存受控单元。
[0018]优选的，所述非断电域与断电隔离锁存受控单元电连接的连接电路为多路径通路，由非断电域引出主通电线路，主通电线路引出支路通电线路，所述支路通电线路与单个管脚PAD互联的断电隔离锁存受控单元对应连接。
[0019]优选的，所述管脚分布在芯片内核四周，所述主通电线路由非断电域引向四周，所述支路通电线路与其主通电线路方向上管脚PAD互联的断电隔离锁存受控单元对应连接。
[0020]本专利技术的有益效果：
[0021]本专利技术通过运用断电隔离锁存受控单元配合单路径供电通路或多路径供电通路，既确保了管脚在芯片内核断电的场景下，能够维持有效的输入输出控制，并且在输出情况下，维持预定的输出值，又保证了非断电域的电源网络相对集中，同时能够满足功能性和低功耗的要求。
附图说明
[0022]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0023]图1为本专利技术芯片结构示意图；
[0024]图2为本专利技术管脚与芯片通信连接示意图；
[0025]图3为本专利技术管脚PAD供电网络单路径通路示意图；
[0026]图4为本专利技术管脚PAD供电网络多路径通路示意图；
[0027]其中，1
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非断电域，2
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断电域，3
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断电控制逻辑，4
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断电隔离锁存受控单元，5
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管脚PAD。
具体实施方式
[0028]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0029]如图1、如图2，其中图2为图1中管脚A与芯片内核通信连接示意图，一种低功耗芯
片的管脚互联设计方法，将芯片内核划分为供电单元、断电域2和非断电域1，在管脚PAD5的逻辑信号通道内设置断电隔离锁存受控单元4；供电单元对断电域2和非断电域1进行供电，所述非断电域1与断电隔离锁存受控单元4电连接，当芯片内核断电时，断电域2断电，非断电域1向断电隔离锁存受控单元4发送断电信号，断电隔离锁存受控单元4继续维持管脚PAD的输出值。
[0030]管脚PAD5为管脚接口逻辑标准单元，每个管脚对应一个管脚PAD5，管脚PAD5与芯片内核通过多种逻辑信号通道进行信号传输。
[0031]在另一实施例中，芯片为SOC芯片或ASIC芯片。
[0032]在另一实施例中，断电隔离锁存受控单元4包括多个断电隔离锁存器ISO_LATCH，断电隔离锁存器ISO_LATCH设置在每条逻辑信号通道上，断电隔离锁存器ISO_LATCH与芯片内部数字逻辑连接，且受控于非断电域1中断电控制逻辑3的断电锁存使能信号。
[0033]在另一实施例中，逻辑信号包括，输入使能信号IE，外部输入信号C，输出使能信号OEN，芯片输出信号I和电位控制信号PU/PD/PUD control。
[0034]在另一实施例中，断电隔离锁存器ISO_LATCH以单独固化的形式设置在每条通信信号的通道中，锁存全部PAD控制信号。
[0035]在另一实施例中，非断电域1中设置断电控制逻辑3，断电控制逻辑3接收到外部的断电请求信号后，断电控制逻辑3发送锁存信号至断电隔离锁本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗芯片的管脚互联设计方法，其特征在于，将芯片内核划分为供电单元、断电域和非断电域，在管脚PAD的逻辑信号通道内设置断电隔离锁存受控单元；所述供电单元对断电域和非断电域进行供电，所述非断电域与断电隔离锁存受控单元电连接，当芯片内核断电时，断电域断电，非断电域向断电隔离锁存受控单元发送断电锁存信号，断电隔离锁存受控单元继续维持管脚PAD的输出值。2.根据权利要求1中所述的一种低功耗芯片的管脚互联设计方法，其特征在于，所述非断电域中设置断电控制逻辑，断电控制逻辑接收到外部的断电请求信号后，断电控制逻辑发送锁存信号至断电隔离锁存受控单元，所述断电隔离锁存受控单元接收断电锁存信号后进行锁存并发送锁存完毕信号至断电控制逻辑，所述断电控制逻辑接收到锁存完毕信号后将断电请求信号发送至供电单元，供电单元执行断电。3.根据权利要求1中所述的一种低功耗芯片的管脚互联设计方法，其特征在于，所述断电隔离锁存受控单元包括多个断电隔离锁存器，所述断电隔离锁存器以单独固化的形式设置在每条逻辑信号通道上，所述断电隔离锁存器与断电控制逻辑通信连接。4.根据权利要求3中实施的一种功耗芯片的管脚互联设计方法，其特征在于，所述断电隔离锁存受...

【专利技术属性】
技术研发人员：卢鼎，雷海燕，宋存杰，
申请(专利权)人：大唐半导体科技有限公司，
类型：发明
国别省市：