垂直结构MOS半导体器件制造技术

本实用新型专利技术公开一种垂直结构MOS半导体器件，包括：位于硅片下表面的重掺杂N型漏极区和位于硅片上表面的中掺杂P型基极区；所述沟槽内下部具有第二N型源极部，此沟槽内上部具有栅极部，所述栅极部与沟槽之间填充有第一氧化硅层，所述第二N型源极部与沟槽之间填充有第二氧化硅层，所述第二N型源极部和栅极部之间通过第三氧化硅层隔离；所述第二N型源极部下端的左拐角处和右拐角处的第二氧化硅层内分别设置有第一弧形高介电层、第二弧形高介电层。本发明专利技术垂直结构MOS半导体器件缓和了沟槽拐角处的电场强度，提高了器件抗击穿的耐受能力。力。力。

【技术实现步骤摘要】
垂直结构MOS半导体器件


[0001]本技术涉及MOSFET器件
，尤其涉及一种垂直结构MOS半导体器件。

技术介绍

[0002]MOSFET（金属氧化物半导体场效应晶体管）分为增强型和耗尽型，其中增强型是指当VGS（栅源电压）为0 时，管子呈截止状态，当加上合适的VGS 后，多数载流子被吸引到栅极，从而使多晶栅极下的载流子增强，形成导电沟道，这种MOS管称为增强型MOS管。

技术实现思路

[0003]本技术的目的是提供一种垂直结构MOS半导体器件，该垂直结构MOS半导体器件缓和了沟槽拐角处的电场强度，提高了器件抗击穿的耐受能力。
[0004]为达到上述目的，本技术采用的技术方案是：一种垂直结构MOS半导体器件，包括：位于硅片下表面的重掺杂N型漏极区和位于硅片上表面的中掺杂P型基极区，所述重掺杂N型漏极区和中掺杂P型基极区之间具有一轻掺杂N型漂移区，一位于中掺杂P型基极区中沟槽延伸至轻掺杂N型漂移区下部，所述中掺杂P型基极区上部内且位于沟槽的周边具有第一重掺杂N型源极区，一介质层覆盖于沟槽上并延伸至第一重掺杂N型源极区内侧边缘的上方；
[0005]所述沟槽内下部具有第二N型源极部，此沟槽内上部具有栅极部，所述栅极部与沟槽之间填充有第一氧化硅层，所述第二N型源极部与沟槽之间填充有第二氧化硅层，所述第二N型源极部和栅极部之间通过第三氧化硅层隔离；
[0006]所述第二N型源极部下端的左拐角处和右拐角处的第二氧化硅层内分别设置有第一弧形高介电层、第二弧形高介电层。
[0007]上述技术方案中进一步改进的方案如下：
[0008]1. 上述方案中，所述第一弧形高介电层的竖直部位于第二N型源极部外侧面与沟槽内壁之间，所述第一弧形高介电层的水平部位于第二N型源极部底部与沟槽底部之间。
[0009]2. 上述方案中，所述第二弧形高介电层的竖直部位于第二N型源极部外侧面与沟槽内壁之间，所述第二弧形高介电层的水平部位于第二N型源极部底部与沟槽底部之间。
[0010]3. 上述方案中，所述中掺杂P型基极区的深度与轻掺杂N型漂移区的深度之比在1：3~5之间的范围。
[0011]由于上述技术方案的运用，本技术与现有技术相比具有下列优点：
[0012]本技术垂直结构MOS半导体器件，其沟槽内下部具有第二N型源极部，第二N型源极部下端的左拐角处和右拐角处的第二氧化硅层内分别设置有第一弧形高介电层、第二弧形高介电层，缓和了沟槽拐角处的电场强度，提高了器件抗击穿的耐受能力。
附图说明
[0013]附图1为本技术垂直结构MOS半导体器件结构示意图。
[0014]以上附图中：1、硅片；2、重掺杂N型漏极区；3、中掺杂P型基极区；4、轻掺杂N型漂移区；5、沟槽；6、第一重掺杂N型源极区；7、上金属层；8、第二N型源极部；9、栅极部；10、第一氧化硅层；11、第二氧化硅层；12、介质层；13、下金属层；14、第三氧化硅层；151、第一弧形高介电层；152、第二弧形高介电层；16、竖直部；17、水平部。
具体实施方式
[0015]在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0016]实施例1：一种垂直结构MOS半导体器件，包括：位于硅片1下表面的重掺杂N型漏极区2和位于硅片1上表面的中掺杂P型基极区3，所述重掺杂N型漏极区2和中掺杂P型基极区3之间具有一轻掺杂N型漂移区4，一位于中掺杂P型基极区3中沟槽5延伸至轻掺杂N型漂移区4下部，所述中掺杂P型基极区3上部内且位于沟槽5的周边具有第一重掺杂N型源极区6，一介质层12覆盖于沟槽5上并延伸至第一重掺杂N型源极区6内侧边缘的上方；
[0017]所述沟槽5内下部具有第二N型源极部8，此沟槽5内上部具有栅极部9，所述栅极部9与沟槽5之间填充有第一氧化硅层10，所述第二N型源极部8与沟槽5之间填充有第二氧化硅层11，所述第二N型源极部8和栅极部9之间通过第三氧化硅层14隔离；
[0018]所述第二N型源极部8下端的左拐角处和右拐角处的第二氧化硅层11内分别设置有第一弧形高介电层151、第二弧形高介电层152。
[0019]上述中掺杂P型基极区3的深度与轻掺杂N型漂移区4的深度之比在1：3.5之间的范围。
[0020]实施例2：一种垂直结构MOS半导体器件，包括：位于硅片1下表面的重掺杂N型漏极区2和位于硅片1上表面的中掺杂P型基极区3，所述重掺杂N型漏极区2和中掺杂P型基极区3之间具有一轻掺杂N型漂移区4，一位于中掺杂P型基极区3中沟槽5延伸至轻掺杂N型漂移区4下部，所述中掺杂P型基极区3上部内且位于沟槽5的周边具有第一重掺杂N型源极区6，一介质层12覆盖于沟槽5上并延伸至第一重掺杂N型源极区6内侧边缘的上方；
[0021]所述沟槽5内下部具有第二N型源极部8，此沟槽5内上部具有栅极部9，所述栅极部9与沟槽5之间填充有第一氧化硅层10，所述第二N型源极部8与沟槽5之间填充有第二氧化硅层11，所述第二N型源极部8和栅极部9之间通过第三氧化硅层14隔离；
[0022]所述第二N型源极部8下端的左拐角处和右拐角处的第二氧化硅层11内分别设置有第一弧形高介电层151、第二弧形高介电层152。
[0023]上述第一弧形高介电层151的竖直部16位于第二N型源极部8外侧面与沟槽5内壁之间，所述第一弧形高介电层151的水平部17位于第二N型源极部8底部与沟槽5底部之间。
[0024]上述第二弧形高介电层152的竖直部16位于第二N型源极部8外侧面与沟槽5内壁之间，所述第二弧形高介电层152的水平部17位于第二N型源极部8底部与沟槽5底部之间。
[0025]上述中掺杂P型基极区3的深度与轻掺杂N型漂移区4的深度之比在1：4.6。
[0026]采用上述垂直结构MOS半导体器件时，其沟槽内下部具有第二N型源极部，第二N型源极部下端的左拐角处和右拐角处的第二氧化硅层内分别设置有第一弧形高介电层、第二弧形高介电层，缓和了沟槽拐角处的电场强度，提高了器件抗击穿的耐受能力。
[0027]上述实施例只为说明本技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种垂直结构MOS半导体器件，其特征在于：包括：位于硅片（1）下表面的重掺杂N型漏极区（2）和位于硅片（1）上表面的中掺杂P型基极区（3），所述重掺杂N型漏极区（2）和中掺杂P型基极区（3）之间具有一轻掺杂N型漂移区（4），一位于中掺杂P型基极区（3）中沟槽（5）延伸至轻掺杂N型漂移区（4）下部，所述中掺杂P型基极区（3）上部内且位于沟槽（5）的周边具有第一重掺杂N型源极区（6），一介质层（12）覆盖于沟槽（5）上并延伸至第一重掺杂N型源极区（6）内侧边缘的上方；所述沟槽（5）内下部具有第二N型源极部（8），此沟槽（5）内上部具有栅极部（9），所述栅极部（9）与沟槽（5）之间填充有第一氧化硅层（10），所述第二N型源极部（8）与沟槽（5）之间填充有第二氧化硅层（11），所述第二N型源极部（8）和栅极部（9）之间通过第三氧化硅层（14）隔离；所述第二N型源极部（8）下端的...

【专利技术属性】
技术研发人员：陈译，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：