管式炉及半导体掺杂膜层制备方法技术

本发明专利技术提供一种管式炉，其包括：炉管工艺腔；成膜气体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供成膜反应气体。等离子体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供等离子体。本发明专利技术的优点在于，管式炉能够进行成膜反应及等离子体掺杂反应，避免了半导体结构的转移，节省了等待时间，大大提高生产效率。大提高生产效率。大提高生产效率。

【技术实现步骤摘要】
管式炉及半导体掺杂膜层制备方法


[0001]本专利技术涉及集成电路制造领域，尤其涉及一种管式炉及半导体掺杂膜层制备方法。

技术介绍

[0002]随着超大规模集成电路的迅速发展，半导体芯片的集成度越来越高。在半导体元件的制造过程中，需要采用多道纷繁复杂的工序来形成所需要的半导体结构。金属氧化物半导体晶体管(MOSFET，Metal
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Oxide
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Semiconductor Field
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Effect Transistor)是集成电路中一种重要的基本元器件，其主要由半导体衬底、栅介质层、多晶硅栅极、栅极侧壁层和源/漏掺杂区组成。对于某些膜层，通常需要进行掺杂，以提高其性能。
[0003]举例说明，栅介质层通常采用由SiO2材料组成栅氧化层，栅氧化层通常是对硅衬底进行氧化形成。随着半导体集成电路制造技术的不断发生，器件的特征尺寸不断等比例缩小，对于MOSFET来说，栅氧化层的厚度也会不断减小，栅氧化层的厚度减少能增加栅极电容，从而有利于提升MOSFET的驱动电流，从而提升器件的性能。
[0004]但是，当半导体技术的工艺节点到达90nm以下时，栅氧化层的厚度减少到20埃以下，过薄的栅氧化层会带来栅漏电流增加的缺陷以及栅极结构中的多晶硅栅极的杂质容易穿过栅氧化层进入到硅衬底中的缺陷。
[0005]目前，避免上述缺陷的一种常用的方法是，在栅氧化层中进行掺氮，栅氧化层在掺氮后SiO2中的氧会部分被N替换从而变成SiON。由于掺氮后的栅氧化层的K值会增加，从而防止栅氧化层的厚度降低而带来的栅漏电的增加以及多晶硅栅的杂质通过栅氧化层扩散到硅衬底中的缺陷。
[0006]但是，现有的掺杂工艺等待时间长，生产效率低下，无法满足需求。

技术实现思路

[0007]本专利技术所要解决的技术问题是，提供一种管式炉及半导体掺杂膜层制备方法，其能够降低等待时间，提高生产效率。
[0008]为了解决上述问题，本专利技术提供了一种管式炉，其包括：炉管工艺腔；成膜气体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供成膜反应气体。等离子体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供等离子体。
[0009]进一步，等离子体装置包括：等离子体产生单元，用于产生等离子体；若干个等离子体输送管道，连接所述等离子体产生单元及所述炉管工艺腔，用于将等离子体输送至所述炉管工艺腔中。
[0010]进一步，所述等离子体产生单元包括：能量源，用于提供偏压；气体源，用于提供原始气体；极板，与所述能量源电连接，用于在所述偏压下将所述原始气体电离为等离子体。
[0011]进一步，所述能量源为射频能量单元，所述射频能量单元包括：射频电源；匹配器，与极板电连接；同轴电缆，连接所述射频电源与所述匹配器。
[0012]进一步，所述等离子体输送管道包括若干个出气口，所述出气口设置在所述炉管工艺腔的侧壁和/或顶端。
[0013]进一步，所述出气口设置为，位于所述等离子体输送管道的侧壁的孔。
[0014]进一步，所述等离子体装置包括多个等离子体输送管道，沿所述炉管工艺腔的周向，所述等离子体输送管道间隔设置。
[0015]进一步，相邻的所述等离子体输送管道的出气口交错设置。
[0016]进一步，所述成膜气体装置包括若干个反应气体输送管道，所述反应气体输送管道与所述等离子体输送管道至少部分共用。
[0017]本专利技术还提供一种采用上述的管式炉的半导体掺杂膜层的制备方法，其包括如下步骤：向所述炉管工艺腔内提供成膜反应气体，以在半导体结构表面形成膜层；向所述炉管工艺腔内提供等离子体，以对所述膜层进行掺杂，形成掺杂膜层。
[0018]进一步，所述膜层为氧化硅膜层，所述掺杂膜层为氮掺杂氧化硅膜层。
[0019]进一步，形成所述等离子体的原始气体为N2、NO或N2O中的至少一种。
[0020]进一步，所述制备方法还包括：对所述掺杂膜层进行退火处理。
[0021]本专利技术的一个优点在于，本专利技术管式炉既包括成膜气体装置，又包括等离子体装置，所述成膜气体装置能够向所述炉管工艺腔中提供成膜反应气体，所述等离子体装置能够向所述炉管工艺腔中提供等离子体，使得本专利技术管式炉既能够进行成膜反应又能够进行等离子体掺杂反应，则半导体结构进行成膜反应后再进行等离子体掺杂反应时，或者在进行等离子体掺杂反应后再进行成膜反应时，可在同一炉管工艺腔内继续进行，避免了半导体结构的转移，节省了等待时间，大大提高生产效率。
[0022]本专利技术的另一优点在于，本专利技术制备方法能够在同一炉管工艺腔内进行成膜反应及等离子体掺杂反应，则半导体结构进行成膜反应后再进行等离子体掺杂反应时，或者在进行等离子体掺杂反应后再进行成膜反应时，可在同一炉管工艺腔内继续进行，避免了半导体结构的转移，节省了等待时间，大大提高生产效率。
附图说明
[0023]图1是本专利技术一具体实施方式的管式炉的结构示意图；
[0024]图2是本专利技术一具体实施方式管式炉的等离子体输送管道的出气口在炉管工艺腔内的分布示意图；
[0025]图3是本专利技术另一具体实施方式管式炉的等离子体输送管道的出气口在炉管工艺腔内的分布示意图；
[0026]图4是本专利技术再一具体实施方式管式炉的等离子体输送管道的出气口在炉管工艺腔内的分布示意图；
[0027]图5是本专利技术再一具体实施方式管式炉的等离子体输送管道在炉管工艺腔内的分布示意图；
[0028]图6是本专利技术一具体实施方式的制备方法的步骤示意图。
具体实施方式
[0029]下面结合附图对本专利技术提供的管式炉及半导体掺杂膜层制备方法的具体实施方
式做详细说明。
[0030]现有技术中一种形成掺氮栅氧化层的方法包括如下步骤：
[0031]步骤S10，采用原位水汽生成(In
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Situ Steam Generation，ISSG)对硅衬底片即硅片进行氧化形成栅氧化层。ISSG工艺通常是在氧气中通入少量的氢气作为催化剂，氧气和氢气反应后会形成水汽以及自由基氧原子，自由基氧原子会和硅反应形成SiO2。
[0032]步骤S11，采用去耦等离子氮化(Decoupled Plasma Nitridation，DPN)工艺对所述栅氧化层进行掺氮工艺，即采用氮气形成的等离子体向SiO2中掺杂，形成掺氮栅氧化层。
[0033]其中，步骤S10形成栅氧化层的反应在管式炉中进行，而步骤S11掺氮工艺则是在另外的等离子体反应腔室中进行，则在形成栅氧化层后，半导体结构需要自管式炉转移到等离子体反应腔室中，在转移至等离子体反应腔室的等待时间(queue time，Q
‑
time)中，可能会造成栅氧化层被污染，并且，由于需要排队等待，生产效率低下。
[0034]鉴于上述原因，本专利技术提供一种管式炉及半导体掺杂膜层制备方法，其能够使形成膜层的步骤及掺杂的步骤在同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种管式炉，其特征在于，包括：炉管工艺腔；成膜气体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供成膜反应气体。等离子体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供等离子体。2.根据权利要求1所述的管式炉，其特征在于，等离子体装置包括：等离子体产生单元，用于产生等离子体；若干个等离子体输送管道，连接所述等离子体产生单元及所述炉管工艺腔，用于将等离子体输送至所述炉管工艺腔中。3.根据权利要求2所述的管式炉，其特征在于，所述等离子体产生单元包括：能量源，用于提供偏压；气体源，用于提供原始气体；极板，与所述能量源电连接，用于在所述偏压下将所述原始气体电离为等离子体。4.根据权利要求3所述的管式炉，其特征在于，所述能量源为射频能量单元，所述射频能量单元包括：射频电源；匹配器，与极板电连接；同轴电缆，连接所述射频电源与所述匹配器。5.根据权利要求2所述的管式炉，其特征在于，所述等离子体输送管道包括若干个出气口，所述出气口设置在所述炉管工艺腔的侧壁和/或顶端。6.根据权利要求5所述的管式炉，其特征在于，所述出气口设置为，位于所述等离...

【专利技术属性】
技术研发人员：李劲昊，侯潇，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：