一种电路板的边界扫描测试方法技术

一种电路板的边界扫描测试方法，其特征在于，包括以下步骤：　　　　在具有ＣＰＵ的主控板上设置边界扫描测试总线；　　　　将被测电路板内部的边界扫描器件的测试端口信号线对应连接到测试总线上；　　　　通过该测试总线向被测电路板发出测试指令，并接收从电路板返回的测试数据。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术有关于一种电路板的测试方法，尤指对一种支持边界扫描技术的电路板进行测试的方法。
技术介绍
随着集成电路的密度越来越大，利用传统方法对电路板进行测试的难度也越来越大。1985年，由IBM、AT&T、Texas Instruments、Philips ElectronicsNV、Siemens、Alcatel和Ericsson等公司成立的JETAG(Joint European TestAction Group)提出了边界扫描技术，该技术通过器件输入输出管脚与内核电路之间的BSC(Boundary-Scan Cell，边界扫描单元)对器件及其外围电路进行测试，从而提高了器件的可测试性(DFT，Design For Test)。1986年，由于其它地区的一些公司的加入，JETAG改名为JTAG(Joint Test Action Group)。1990年，IEEE正式承认了JTAG标准，经过补充和修订以后，命名为IEEE1149.1-90。由于边界扫描测试技术可以有效地解决高密度电路板的测试问题，因此，自产生以来，该技术得到了广泛的应用。现在大规模的集成电路基本上都支持边界扫描测试功能。在电路板上利用边界扫描功能实现互连测试、器件功能测试以及在板编程等应用已经非常普遍。每一个边界扫描器件的测试端口都有四个必须具备的信号线测试时钟(Test Clock)、测试模式选择(Test Mode Select)、测试数据输入(Test DataInput)、测试数据输出(Test Data Output)以及一个可选的测试复位信号(TestRESET)。在电路板内将各个边界扫描器件的测试数据输出信号与测试数据输入信号相级联后组成菊花链就可以实现对电路板的测试。电路板内部边界扫描测试菊花链的典型连接如图1所示。如果一个系统内有多个电路板并且每个电路板内部都有边界扫描菊花链，将这些电路板内部的菊花链信号，连接成测试总线并进行统一的控制，就可以实现对各个电路板内部边界扫描器件的控制，从而实现系统内各电路板的边界扫描测试。现有技术对系统中各个电路板的测试，一个常用的方法是利用系统中的通讯总线，该总线实现系统管理和维护功能。当启动测试时，由主控板通过通讯总线向其它电路板发出测试指令，由各个电路板执行指令并返回测试结果，或者直接向主控板返回测试数据。此种方案的信号控制示意图如图2所示。图中，每一个电路板上均有一个CPU，主控板通过通讯总线向其它从电路板发送测试命令和测试数据，并接收它们的响应。主控板与从电路板之间的通讯总线可以是Ethernet(以太网)、CAN(Controlling Area Network，现场控制总线)，等等。在各个电路板的CPU正常工作的情况下，主控板的CPU通过通讯总线向从电路板的CPU发送命令，从电路板的CPU启动对本板的测试操作，判断测试结果并将操作结果通过通讯总线返回给主控板，或者直接将测试数据直接发送给主控板而不加以判断，由主控板的CPU根据接收到的响应得出测试结果。现有技术的缺点1、只有当各电路板的CPU在正常运行的时候才能实现测试操作，当被测板上不存在CPU，或者当CPU硬件故障或软件故障时将不能进行测试；2、测试数据的传输通道与系统正常工作时的数据传输通道都使用了同一个通讯总线，因此，当通讯总线发生硬件故障(如接口器件失效)或通讯软件发生故障时将不进行测试；3、不能对CPU进行测试，尤其是不能测试CPU与其它器件之间的连接信号。
技术实现思路
鉴于现有技术的缺点，本专利技术提供，不受被测电路板上是否具有CPU，以及CPU是否运行正常等的限制，均能对电路板进行有效的测试。本专利技术的，包括在具有CPU的主控板上设置边界扫描测试总线；将被测电路板内部的边界扫描器件的测试端口信号线对应连接到测试总线上；通过该测试总线向被测电路板发出测试指令，并接收从电路板返回的测试数据。上述方法中，所述主控板上设置有嵌入式测试总线控制器，该控制器接收测试指令并转换成测试总线的信号输出，同时接收从被测电路板返回的测试数据并保存下来供CPU读取。所述控制器接收的测试指令是由主控板上的CPU发出的。所述控制器接收的测试指令是主控板从外部的测试终端接收的测试命令和数据。所述控制器接收的测试指令是来自于主控板内部的测试命令和数据；所述测试命令与数据是由本板的CPU产生或是已保存于主控板内部存储器中的测试命令与数据。所述被测电路板可为复数个，每个被测电路板上都设置有一个可寻址扫描端口，通过给该可寻址扫描端口设置不同的硬件地址来区分不同的被测电路板。所述可寻址扫描端口含有地址选通逻辑，所述的方法中，使用该控制器通过一组特定的数据选通某一地址的可寻址扫描端口。所述被测电路板内部的边界扫描器件的测试端口信号线通过所述可寻址扫描端口与测试总线相连接。所述测试总线包括复位总线、时钟总线、模式输入总线、数据输出总线和数据输入总线。所述被测电路板内部的边界扫描器件组成一个或多个菊花链。本专利技术技术方案带来的有益效果是1、可以对不具备CPU的电路板进行测试；2、测试操作不依赖被测板的CPU，当软件未加载、CPU故障时均可以启动对被测板的测试；3、测试操作不依赖系统内部的通讯总线，即使当通讯总线发生故障时也能启动测试；4、可以对被测板上的CPU进行测试，包括对CPU与其它器件连接信号的测试；5、由于测试操作不占用被测板的CPU资源，因此，如果测试操作不影响被测板运行，可以在电路板运行过程中同时启动测试操作。附图说明图1为电路板内部边界扫描测试菊花链连接示意图；图2为现有技术中测试信号控制示意图；图3为本专利技术方法测试信号控制示意图；图4为本专利技术主控板内部结构示意图；图5为本专利技术方法中被测电路板结构示意图。具体实施例方式如图3所示，本专利技术通过在系统内部布置边界扫描测试总线，并将所有电路板均连接到测试总线之上，实现对各个电路板的测试。图中，PTRST、PTCK、PTMS、PTDO和PTDI是边界扫描测试总线的五个信号线。其中PTRST(Primary Test Reset)，代表初级测试复位；PTCK(Primary Test Clock input)，代表初级测试时钟输入；PTMS(Primary TestMode Select input)，代表初级测试模式输入；PTDO(Primary Test DataOutput)，代表初级测试数据输出；PTDI(Primary Test Data Input)，代表初级测试数据输入。各电路板内部的边界扫描器件组成一个或多个菊花链。在主控板上设计有一个嵌入式测试总线控制器(eTBC，Embedded Test BusController)，该控制器根据主控板上的CPU的命令向其它电路板发送测试数据。在每个被测板上都设计有一个可寻址扫描端口(ASP，Addressable ScanPort)，它通过设置不同的硬件地址来区别不同的被测板。主控板通过eTBC向被测板发送测试数据，引起各电路板上的边界扫描器件的测试存取端口(TAP，Test Access Port)的状态发生改变，从而实现边界扫描测试。eTBC在主控板的CPU控制下实现对测试总线的控制。当不启动测试操作时，eTBC和本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：袁标，王华，李颖悟，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：