处理器控制系统技术方案

一种处理器控制系统允许所存储的程序代码可以被替换。原始代码可以整个存储在第一存储器，例如ＲＯＭ中，纠错指令存储在第二存储器，例如ＲＡＭ中，只有存在纠错指令时才访问第二存储器。已接收的存储器地址被分成第一多个最重要的比特和第二多个最不重要的比特。只有第二多个最不重要的比特都等于零，而且有纠错指令存储在ＲＡＭ中，并且存储的地址等于最重要的比特时，纠错指令才被读出并提供给处理器。这利用了相对较小的附加硬件，而且改进了系统的效率。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种处理器控制系统，特别是涉及一种用于对处理器提供控制指令的系统，允许在需要时纠错这些指令。
技术介绍
许多电子设备包括嵌入在其中的处理器，它们根据提供给处理器的程序数据来工作。因此这些设备包括用于存储该程序数据的装置。通常，用于存储程序数据的装置是只读存储器(ROM)，因为通常这是一种可用的最有效的存储方式。但是将程序数据全部存到ROM上具有系统不灵活的缺点，因为它不可能更新或纠错已存储的程序数据。US-5,592,613公开了一种具有程序存储器和程序纠错电路的微处理器。该程序纠错电路包括电可编程的非易失性存储器，用于存储地址数据和纠错程序数据。已存储的地址数据表示程序存储器中已存储的程序数据被纠错程序数据替换的地址。但是，它具有这样的缺点，即提供给系统的每个地址都必须与存储在非易失性存储器中的地址数据比较，这会牺牲处理器的速率。US-4,751,703公开了一种利用ROM，以及读/写存储器(以随机存储器的形式)存储用于处理器的控制代码的方法，该读/写存储器包括代码区和修补区。因此，控制代码被虚拟地划分成多个块，每个块的第一个指令存储在RAM的代码区，每个块随后的指令存储在ROM中。当确定一块代码有错时，存储在RAM中的这块代码的第一指令可以用一个分支指令来替换，该分支指令会使随后的指令从RAM的修补区读取。然后该修补可以存储在RAM中，该修补的最后一个指令回到对以前控制代码的控制。但是，此系统的缺点在于RAM在每块代码中都要被编址一次，当不要进行纠错时效率相对较低。
技术实现思路
根据本专利技术，提供一种处理器控制系统，其中通过利用相对较小的附加硬件来提高系统的效率。特别是，原始代码可以全部存在第一存储器，例如ROM中，而纠错指令存在第二存储器，例如RAM中，只有当纠错指令存在时才访问第二存储器。收到的存储器地址被分成第一多个最重要的比特和第二多个最不重要的比特。只有当第二多个最不重要的比特都等于零，而且纠错指令存储在地址等于最重要的比特的RAM中时，纠错指令被读取并提供给处理器。这样的优点在于当没有存储校正指令时附加功耗很低。进一步的优点在于该系统不需要任何任意的地址比较，来确定纠错指令存在的位置，因此没有牺牲处理器的速率。附图说明图1是根据本专利技术的系统的示意方框图。图2是图1系统的一部分的示意方框图。图3是根据本专利技术的备选系统的示意方框图。具体实施例方式图1是表示根据本专利技术一个方面的系统的示意方框图。该系统接收输入线路10的输入，并向输出线路12的处理器(未示出)输出指令。输入采取N比特地址A(N-10)的形式，符号A(N-10)表示第N-1个比特是地址中最重要的比特，第0个比特是地址中最不重要的比特。处理器的程序代码存储在ROM 14中，它具有2N个位置，相应于2N个可能的N比特地址。当在输入线路10收到地址A(N-10)时，读出存储在相应存储器位置的指令，并提供给复用器16，复用器16通常将信号从ROM 14传递到处理器。因此，当不纠错原始程序代码时，程序代码可以从ROM 14中连续读出。但是，该系统还包括用于存储和读取纠错指令的装置。具体来说，该系统还包括RAM 18和标记设置和解码电路20。RAM 18有2N-M个位置，由在输入线路10接收的地址的(N-M)个最重要的比特寻址。标记设置和解码电路20还接收在输入线路10收到的N个比特地址。正如将要参照图2所更详细描述的，无论何时存储纠错指令都设置一个标记。标记设置和解码电路20测试输入地址的M个最不重要比特是零，还测试是否已经为该地址的(N-M)个最重要的比特设置了标记。如果是，则激活RAM 18，读出存储在RAM 18中的指令，并控制复用器16将信号从RAM 18传送到输出线路12。图2更详细地表示标记设置和解码电路20的形式。收到的地址A(N-10)被分成M个最不重要的比特A(M-10)和N-M个最重要的比特A(N-1M)。最不重要的比特提供给方框22，在这里确定是否所有的比特都等于零。如果是，二进制1被传送到AND门24。否则，二进制0被传送到AND门24。最重要比特传送到解码方框26，它将N-M比特的输入分解成2N-M个输出。当纠错指令存储在特定N-M比特地址的RAM 18时，在相应的锁存器28设置一个标记。任何标记都提供给相应的与门30，与门30还接收解码方框26的输入。因此，当解码方框26确定通过N-M比特地址选择了具体一个与门30时，而且在相应的锁存器28已经设置了标记时，相应的与门向方框32提供输出。方框32在从其中一个与门30接收到信号时提供输出信号，而且方框32的输出信号提供给与门24的第二输入。因此，如果已经设置了标记，则在地址A(M-10)的M个最不重要的比特都等于零而且地址A(N-1M)的N-M个最重要比特相应于已经设置了标记的锁存器28时，与门24提供输出信号。在这种情况下，与门24的输出信号提供给RAM 18以激活它，还提供给复用器16，因此从RAM 18读出的指令提供给处理器。应当注意复用器16可以从系统中省略，如果RAM和ROM在没被激活时都有高输出阻抗的话。RAM 18的激活信号相应于ROM 14的非激活信号，结果ROM 14的高输出阻抗会确保它就是RAM 18提供给处理器的输出。相反，当ROM 14被激活时，RAM 18的高输出阻抗确保ROM 14的输出提供给处理器。如上所述，当纠错指令存入RAM 18时设置标记。例如，解码电路26也可用于设置任何标记。如上所述，解码电路26一直工作，但显然与门24所提供的输出只占一小部分的时间。因此，为了省电，解码电路26可以只在比较电路22生成一个表示地址的M个最不重要的比特都等于零的输出时才被激活。这确保了解码电路方框26只在RAM被激活时工作。存储在RAM 18中的指令优选的可以是无条件转移指令，指定可以存储替换代码的存储器位置。例如，该存储器位置可以在一个单独的RAM或非易失性存储器(例如闪存)中，可能由于其它的原因该设备已经具有这种存储器。图3表示本专利技术的另一个实施例，其中与图1附图标记相同的附图标记表示相同的组件。在这种情况下，已接收地址(N-10)的M个最不重要的比特(M-10)提供给比较方框22，当这些比特都等于零时它提供一个输出。该输出提供给与门36。为了测试纠错指令是否已经存入RAM 18，检查RAM 18自己的输出。具体说来，如果纠错指令采取上述的无条件转移指令的形式，则有可能依据这样的事实，即存储在RAM 18中的数据的一个特定比特(这里表示成“B”)是二进制1，如果且只要纠错指令存在RAM 18的这个地址。比特“B”在线路38上提供给与门36的第二输入，因此与门36控制复用器16将RAM 18的输出提供给处理器，只要地址A(M-10)的M个最不重要的比特都等于零，地址A(N-1M)的N-M个最重要的比特定义了纠错指令存储在RAM 18的地址。在图3所示系统的另一种变型中，RAM 18可以具有一个比特的字段，这个比特比用于存储纠错指令的比特宽。在这种情况下，该额外的比特可用作比特“B”，并用于存储标记比特，当纠错指令存在这个地址时。因此描述了一种允许替换程序代码的系统，该系统不会对处理器或设备中的其它装置产生非常大的副作本文档来自技高网...

【技术保护点】
一种用于处理器的处理器控制系统，该控制系统包括：装置，用于接收一系列的地址，每个地址包括第一和第二多个地址比特；第一存储器，用于在所述第一存储器的相应于各个所述地址的存储器位置，存储一组用于处理器的指令；第二存储器， 用于在所述第二存储器的相应于所述第一多个地址比特的各个组合的存储器位置，存储用于处理器的纠错指令；装置，用于确定何时已收到地址的所述第二多个地址比特都等于零，并在这种情况下，确定第二存储器是否在相应于所述已收到地址的所述第一多个地址 比特的存储器位置存储了纠错指令；和装置，用于响应每个已收到的地址提供输出指令，在已收到地址的所述第二多个地址比特都等于零，并且确定第二存储器在相应于所述已收到地址的所述第一多个地址比特的存储位置存储了纠错指令的情况下，该输出指令是从 第二存储器读取的纠错指令，否则输出指令从第一存储器中读出。

【技术特征摘要】
GB 2002-1-28 0201889.31.一种用于处理器的处理器控制系统，该控制系统包括装置，用于接收一系列的地址，每个地址包括第一和第二多个地址比特；第一存储器，用于在所述第一存储器的相应于各个所述地址的存储器位置，存储一组用于处理器的指令；第二存储器，用于在所述第二存储器的相应于所述第一多个地址比特的各个组合的存储器位置，存储用于处理器的纠错指令；装置，用于确定何时已收到地址的所述第二多个地址比特都等于零，并在这种情况下，确定第二存储器是否在相应于所述已收到地址的所述第一多个地址比特的存储器位置存储了纠错指令；和装置，用于响应每个已收到的地址提供输出指令，在已收到地址的所述第二多个地址比特都等于零，并且确定第二存储器在相应于所述已收到地址的所述第一多个地址比特的存储位置存储了纠错指令的情况下，该输出指令是从第二存储器读取的纠错指令，否则输出指令从第一存储器中读出。2.如权利要求1所述的处理器控制系统，还包括复用器，用于接收从第一存储器和第二存储器读取的指令，还用于接收控制信号，并适于根据该控制信号从第一存储器或第二存储器输出指令。3.如权利要求2所述的处理器控制系统，还包括装置，用于生成用于所述复用器的控制信号，在已收到地址的所述第二多个地址比特都等于零，并且确定第二存储器在相应于所述已收到地...

【专利技术属性】
技术研发人员：D维尔克斯，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]