具有活动和非活动执行核心的多核处理器制造技术

公开了具有活动执行核心和非活动执行核心的多核处理器的实施方案。在一个实施方案中，一个装置包括在单个集成电路上具有多个执行核心的处理器以及多个核心标识寄存器。多个核心标识寄存器中的每一个对应于执行核心之一，用以标识该执行核心是否为活动的。

【技术实现步骤摘要】

本专利技术属于数据处理的领域，更具体地说，属于数据处理装置中的冗余性领域。
技术介绍
通常，数据处理装置的冗余性已被用来提高容错能力、可靠性和产率。计算机已经由诸如数据存储盘一类的冗余元件来构建，以在发生硬件故障的情况下防止数据丢失。计算机还可以由诸如处理器芯片一类的冗余元件来构建，以对使用中发生故障的元件进行自动替换，或者通过以“锁步(lockstep)”方式执行指令，即通过冗余地执行指令而进行检错。一些计算机芯片，例如存储器包括可排列为阵列的电路系统，这些芯片已经由冗余列来构建，它们可被用来替换包括制造缺陷或者使用后发生故障的列。然而，处理器芯片内冗余性的使用已受到处理器中晶体管布局的稠密、不规则特性的限制。
技术实现思路
为解决以上技术问题，本专利技术公开了具有活动和非活动执行核心(core)的多核处理器及其相关方法和系统。根据本专利技术的一个方面，提供了一种装置，包括在单个集成电路上具有多个执行核心的处理器；以及，多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。根据本专利技术的另一个方面，提供了一种方法，包括确定多核处理器的备用核心将被激活；以及配置所述多核处理器以激活所述备用核心。根据本专利技术的又一个方面，提供了一种方法，包括调度第一程序以在多核处理器的第一核心上执行；在所述第一核心上执行所述第一程序；重配置所述多核处理器，以将所述第一核心的标识映射到第二核心；调度第二程序以在所述第一核心上执行；以及在所述第二核心上执行所述第二程序。根据本专利技术的再一个方面，提供了一种系统，包括动态随机访问存储器；在单个集成电路上具有多个执行核心的处理器；以及，多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。附图说明在附图中以示例而非限制的方式图示说明了本专利技术。图1根据本专利技术的实施方案图示了一种具有活动和非活动执行核心的多核处理器。图2根据本专利技术的实施方案图示了一种包括重配置多核处理器以激活备用核心的方法。图3根据本专利技术的实施方案图示了一种包括具有活动和非活动执行核心的多核处理器的系统。具体实施例方式以下的说明部分描述了其中多核处理器具有活动和非活动执行核心的数据处理装置、方法和系统的实施方案。在以下描述中，可以阐述大量具体的细节，例如组件和系统配置，以提供对本专利技术更加完整的理解。然而，本领域的技术人员将会理解，没有这些具体的细节也可以实现本专利技术。此外，没有详细描述某些公知的结构、电路、技术等，以免不必要地模糊了本专利技术。图1根据本专利技术的实施方案图示了多核处理器100。多核处理器是包括一个以上执行核心的单个集成电路。一个执行核心包括用于执行指令的逻辑。除了执行核心外，多核处理器在本专利技术的范围内还可以包括专用或共享资源的任意组合。专用资源可以是单个核心专用的资源，例如专用一级缓存(level one cache)，或者可以是多个核心的任意子集专用的资源。共享资源可以是由所有核心共享的资源，例如共享二级缓存(level two cache)或者支持多核处理器和另一个组件之间接口的共享外部总线单元，或者可以是由多个核心的任意子集共享的资源。多核处理器100具有五个执行核心110、120、130、140和150以及五个核心标识(ID)寄存器111、121、131、141和151。多核处理器100还包括由核心110、120、130、140和150通过内部总线180共享的缓存160和外部总线单元170。执行核心110、120、130、140和150被设计成相同的。每个核心能够独立地执行与多核处理器100兼容的指令。然而，在该实施方案中，多核处理器100被设计用于一个只有三个执行核心的系统环境。多核处理器100的五个执行核心中有两个核心是希望用来提高容错能力、可靠性、产率或其他参数，如将会再下面进行的描述。因此，核心标识寄存器111、121、131、141和151可以标识核心110、120、130、140和150中的哪些是活动的。例如，在一个实施方案中，在系统环境中预期出现在多核处理器100中的三个执行核心可以被芯片的剩余部分、其他硬件和软件识别为具有地址“0”、“1”和“2”的执行核心，核心地址“0”可以被存储在核心标识寄存器111中，核心地址“1”可以被存储在核心标识寄存器121中，核心地址“2”可以被存储在核心标识寄存器141中。因此，在这种情况下，核心标识寄存器111将核心110标识为活动的，核心标识寄存器121将核心120标识为活动的，并且核心标识寄存器141将核心140标识为活动的。核心标识寄存器111、121、131、141和151可以是可编程的，使得核心地址“0”、核心地址“1”和核心地址“2”中的每一个可以被存储在任意一个核心标识寄存器中。按照这种方式，多核处理器100的五个核心中的每一个都可以被标识为活动核心。那些不是活动的核心可以默认地被标识为非活动的，或者可替换地，可以通过在对应的核心标识寄存器中的“假(dummy)”值被标识为非活动的。作为另一个实施例，在一个实施方案中，设计来在使用多核处理器100的系统上运行的软件，例如操作系统(“OS”)或虚拟机监视器(“VMM”)能够用包括标识核心的参数、操作数或地址的指令或命令来调度程序或指令在特定的核心上运行或者访问特定核心中的机器或模型专用寄存器(“MSR”)。在这种情况下，对应于所述参数或操作数的信息可以被存储在特定核心的核心标识寄存器中，从而将该核心标识为活动的。在一个替换的实施方案中，在软件和执行核心之间可以有一个固件或存储在非易失存储器中的其他代码的层，例如微码或者处理器抽象层(“PAL”)，该层可以将标识核心的参数、操作数或地址翻译或映射成与存储在活动核心的核心标识寄存器中的信息相对应的另一个参数、操作数或地址。在另外一个替换的实施方案中，软件不能调度或访问一个特定的核心，相反，PAL可以基于活动核心的核心标识寄存器的内容来寻址活动核心，从而完成对特定核心的调度、配置和其他访问。在其他实施方案中，可以由软件、PAL或其他固件以任意组合方式来共享或分割对特定核心的访问能力。例如，MSR中的具体位可以向操作系统或PAL来标识一个核心，但是PAL可以通过写或读可编程配置寄存器将一个MSR地址映射或翻译成一个不同的核心。在图1的实施方案中，核心130中MSR的内容可以基于核心130在管芯(die)上的位置将其标识为核心130，并且核心140中MSR的内容可以类似地将核心140标识为核心140。然而，PAL可以编程配置寄存器，在这种情况下即编程核心标识寄存器131，以重新映射对核心地址130到140的访问，使得寻址核心130的后续指令由PAL翻译为访问核心140而不是核心130。按照这种方式，核心130被标识为非活动核心，而核心140被标识为活动核心。在以上实施方案的每一个当中，活动核心是在某一具体时间上正在执行指令或者可用于执行指令的核心，而非活动的、或者说备用的(spare)或冗余的核心是指在某一具体的时间上没有在执行指令或者不可用于执行指令的核心。基于对应的核心标识寄存器的内容，可以将活动核心与本文档来自技高网...

【技术保护点】
一种装置，包括：　　　　在单个集成电路上具有多个执行核心的处理器；以及　　　　多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。

【技术特征摘要】
US 2005-3-15 11/081,3061.一种装置，包括在单个集成电路上具有多个执行核心的处理器；以及多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。2.如权利要求1所述的装置，其中所述多个执行核心是多个相同的执行核心。3.如权利要求1所述的装置，其中所述多个执行核心中的一个核心被配置为非活动的。4.如权利要求3所述的装置，还包括存储指令的非易失存储器，所述指令在由所述处理器执行时将所述多个执行核心中所述的一个核心重配置为活动的。5.如权利要求1所述的装置，其中所述多个核心标识寄存器中的第一寄存器可编程为将所述多个执行核心中的第一核心从非活动的改变为活动的。6.如权利要求5所述的装置，其中所述多个核心标识寄存器中的第二寄存器可编程为将所述多个执行核心中的第二核心从活动的改变为非活动的。7.一种方法，包括确定多核处理器的备用核心将被激活；以及配置所述多核处理器以激活所述备用核心。8.如权利要求7所述的方法，其中确定备用核心将被激活的步骤包括确定所述多核处理器的活动核心将被替换。9.如权利要求8所述的方法，还包括配置所述多核处理器反激活所述活动核心。10如权利要求9所述的方法，还包括将所述活动核心标注为有缺陷的。11.如权利要求9所述的方法，还包括保存所述活动核心的状态。12...

【专利技术属性】
技术研发人员：特里格威福萨姆，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]