半导体器件制造技术

本公开涉及一种半导体器件。该半导体器件包括存储器单元，该存储器单元由具有分裂栅极型MONOS结构的FinFET构成，FinFET具有形成在多个鳍中的多个源极区域，并且多个源极区域通过源极线接触件共同连接。此外，FinFET具有形成在多个鳍中的多个漏极区域，多个漏极区域通过位线接触件共同连接，并且该FinFET构成1位的存储器单元。的存储器单元。的存储器单元。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]于2019年11月15日提交的日本专利申请No.2019-207061的公 开内容，包括说明书、附图和摘要，通过整体引用并入本文。


[0003]本专利技术涉及半导体器件，并且具体地涉及适用于包括具有鳍结构 的晶体管的半导体器件的技术。

技术介绍

[0004]闪存或EEPROM(电可擦除可编程只读存储器)已经被广泛用作 安装在MCU(微型计算机单元)中的非易失性存储器。这些存储器 件具有在MISFET(金属绝缘体半导体场效应晶体管)的栅电极下方 被氧化膜或俘获电介质膜包围的导电浮置栅电极，并且被配置为在浮 置栅极或俘获电介质膜中使用电荷累积状态作为存储信息并且将其 读出作为晶体管的阈值。这里提到的俘获电介质膜是能够累积电荷的 电介质膜，并且其示例包括氮化硅膜。通过像这样向电荷累积膜中注 入电荷以及从电荷累积膜中发出电荷来使MISFET的阈值偏移，可以 将MISFET用作非易失性存储器。该闪存也被称为MONOS(金属氧 化物氮化物氧化物半导体)晶体管。另外，使用MONOS晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，具有分裂栅极型MONOS结构，所述半导体器件包括：半导体衬底，具有主表面；第一鳍，是所述半导体衬底的一部分，被形成为选择性地从所述半导体衬底的所述主表面突出，并且在平面图中的第一方向上延伸；第二鳍，是所述半导体衬底的一部分，被形成为选择性地从所述半导体衬底的所述主表面突出，并且沿着所述第一鳍、与所述第一鳍以预定间隔形成；隔离区域，形成在所述半导体衬底的所述主表面上，并且被形成为与所述第一鳍和所述第二鳍的上表面的位置相比，具有在更低的位置处的上表面；控制栅极，被形成为经由栅极电介质膜将所述第一鳍和所述第二鳍中的每个鳍夹在中间，并且在平面图中的第二方向上延伸，所述第二方向与所述第一方向相交，所述栅极电介质膜形成在所述第一鳍和所述第二鳍的表面上；存储器栅极，被形成为经由电荷俘获膜将所述第一鳍和所述第二鳍中的每个鳍夹在中间，并且在平面图中沿着所述控制栅极相邻地延伸，所述电荷俘获膜形成在所述第一鳍和所述第二鳍的表面上；第一源极区域和第二源极区域，分别形成在所述第一鳍和所述第二鳍中，并且位于分裂栅极结构的一个侧面上，所述分裂栅极结构由所述控制栅极和所述存储器栅极构成；以及第一漏极区域和第二漏极区域，分别形成在所述第一鳍和所述第二鳍中，并且位于所述分裂栅极结构的另一侧面上，其中所述第一源极区域和所述第二源极区域构成共用源极，所述共用源极通过源极线接触件而电连接，其中所述第一漏极区域和所述第二漏极区域构成共用漏极，所述共用漏极通过位线接触件而电连接，并且其中所述控制栅极、所述存储器栅极、所述共用源极和所述共用漏极构成1位的存储器单元。2.根据权利要求1所述的半导体器件，其中所述隔离区域包括第一部分和第二部分，在平面图中，所述第一部分布置在所述第一鳍与所述第二鳍之间，所述第二部分布置在所述第一鳍和所述第二鳍的外部，并且其中所述第一部分的上表面在所述半导体衬底的厚度方向上低于所述第二部分的上表面。3.根据权利要求2所述的半导体器件，其中所述第二部分的所述上表面具有与所述电荷俘获膜的上表面几乎相同的高度，所述电荷俘获膜形成在所述隔离区域的所述第一部分上。4.根据权利要求3所述的半导体器件，其中所述...

【专利技术属性】
技术研发人员：久本大，川嶋祥之，桥本孝司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：