三维存储器结构及其制备方法技术

本发明专利技术提供了一种三维存储器结构及其制备方法，方法包括如下步骤：提供有第一区域和第二区域的半导体衬底，第一区域包括核心区，第二区域包括台阶区和外围区；在其上形成绝缘层和多层半导体层，半导体层通过介质层隔离；形成凹槽结构，在其侧壁形成电性连接结构；在凹槽结构中填充介质填充层；在半导体层和介质填充层上形成堆叠结构；在堆叠结构中形成沟道结构。本发明专利技术通过在台阶区和外围区形成凹槽结构，并形成电连接半导体衬底的电性连接结构，使等离子体加工工艺中产生的电荷能够从绝缘介质层上方导通至接地的半导体衬底，避免影响后续工艺，提升产品良率；凹槽结构中形成的介质填充层还能有效释放应力，并对上方堆叠结构提供支撑。提供支撑。提供支撑。

【技术实现步骤摘要】
三维存储器结构及其制备方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

技术介绍

[0002]3D NAND等三维存储器通过三维堆叠结构形成存储单元，与普通二维存储器件相比，具有更高的单位面积存储密度，是极具发展潜力的新一代存储器结构。
[0003]目前，在三维存储器的工艺制程中，基于器件性能提升的需求，堆叠结构的层数不断增加，对于等离子体干法刻蚀等工艺的要求也随之提升。由于等离子体干法刻蚀等采用等离子体进行晶圆加工的工艺过程中，带电等离子体会在晶圆表面、刻蚀形成的沟槽等结构中残留电荷，上述残留电荷如果不能通过晶圆的半导体衬底接地被及时导出，就会影响后续工艺的正常实施，乃至影响器件性能。
[0004]然而，在现有的三维存储器工艺制程中，出于制程优化等目的，刻蚀结构所在层与能够导出残留电荷的半导体衬底之间往往会形成隔离电荷的绝缘介质层，这就直接影响了残留电荷的正常导出，使其残留于沟槽等刻蚀结构的表面，进而影响后续工艺。累积的电荷还会直接影响器件的电学性能，其所引发的异常放电还会导致本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器结构的制备方法，其特征在于，包括如下步骤：提供半导体衬底，在所述半导体衬底中定义第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；在所述半导体衬底的上方依次形成绝缘层和多层半导体层，相邻的所述半导体层之间通过介质层隔离；形成贯穿位于所述第二区域的所述多层半导体层和所述绝缘层的至少一个凹槽结构，并在所述凹槽结构的侧壁形成与所述半导体衬底电连接的电性连接结构；在所述凹槽结构中填充介质填充层；在所述多层半导体层和所述介质填充层上形成堆叠结构，所述堆叠结构在所述台阶区形成台阶结构；在所述堆叠结构中形成沟道结构。2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。3.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。4.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述多层半导体层包括依次堆叠的第一半导体层、牺牲层和第二半导体层；所述第一半导体层与所述牺牲层之间通过第一介质层隔离，所述牺牲层与所述第二半导体层之间通过第二介质层隔离。5.根据权利要求4所述的三维存储器结构的制备方法，其特征在于：所述绝缘层与所述半导体衬底之间以及所述绝缘层与所述第一半导体层之间还形成有应力缓冲层。6.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述介质填充层包括二氧化硅层，或者依次沉积的二氧化硅层和多晶硅层。7.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：在所述堆叠结构中还形成有栅线隙结构；所述凹槽结构为多个，所述栅线隙结构位于多个所述凹槽结构之间；所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。8.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：在所述堆叠结构中形成沟道结构后，还包括形成上层金属连接结构的步骤；所述上层金属连接结构包括贯穿所述凹槽结构中...

【专利技术属性】
技术研发人员：吴林春，张坤，张中，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
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