半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。本发明专利技术在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，降低了沟槽底部的电场强度，提高了沟槽底部的击穿电压，以便在此基础上通过提高所述第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度来减小所述半导体器件的导通电阻。小所述半导体器件的导通电阻。小所述半导体器件的导通电阻。

【技术实现步骤摘要】
半导体器件的制造方法


[0001]本专利技术涉及集成电路制造
，尤其涉及一种半导体器件的制造方法。

技术介绍

[0002]深沟槽MOSFET器件的结构设计不同程度地决定了器件的参数性能，导通电阻Ron作为其中的一个关键参数决定了器件的导通电流和功率损耗，因此降低导通电阻Ron是改善器件性能的重要方法之一。单个器件的导通电阻Ron主要由源区电阻R
N+
、沟道电阻R
CH
、表面电荷积累层电阻R
A
、外延层电阻R
D
以及衬底电阻R
SUB
组成。其中源区电阻R
N+
和表面电荷积累层电阻R
A
很小，通常可忽略。同时，对于规格达到70V及以上的器件中，沟道电阻R
CH
在导通电阻Ron中的占比很小，而外延层电阻R
D
在导通电阻Ron中的占比通常在80％及以上。因此，减小外延层电阻R
D
可以有效地减小器件的导通电阻Ron，改善器件性能。
[0003]传统的减小外延层电阻R
D
方法有三种：第一种方法通过增加外延层的掺杂浓度来减小所述外延层电阻R
D
；第二种方法通过减小所述外延层的厚度来减小所述外延层电阻R
D
；第三种方法通过增加芯片面积来增加并联单元中的电阻个数来达到降低芯片电阻的目的。然而，增加芯片面积会使单片晶圆产出的芯片数量大幅度减少，因此在工艺可调的情况下通常不会使用此方法。而降低电阻率和降低外延层厚度这两种方法会在降低导通电阻的同时降低所述器件的击穿电压BV，无法让二者达到平衡，从而影响所述器件的性能。
[0004]因此，需要一种方法在不降低所述击穿电压BV的同时减小深沟槽MOSFET器件的导通电阻Ron。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体器件的制造方法，可有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
[0006]为了达到上述目的，本专利技术提供了一种半导体器件的制造方法，包括：
[0007]提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；
[0008]进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；
[0009]进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。
[0010]可选的，所述半导体器件的制造方法还包括：去除所述硬掩模层，并在所述沟槽内形成栅极。
[0011]可选的，在所述沟槽内形成栅极的过程包括：
[0012]进行热氧化生长工艺，在所述沟槽的底部及侧壁上形成栅氧化层；
[0013]在所述沟槽内填充栅极材料层，且所述栅极材料层延伸覆盖所述沟槽两侧的所述
第一导电类型外延层的表面；
[0014]对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。
[0015]可选的，所述栅氧化层的材料包括氧化硅，所述栅极材料层的材料包括多晶硅。
[0016]可选的，在形成所述栅极之后还包括：
[0017]进行第二离子注入工艺在所述第一导电类型外延层内形成第二导电类型体区，并进行第三离子注入工艺在所述第二导电类型体区的表面形成第一导电类型源区。
[0018]可选的，所述沟槽穿过所述第一导电类型源区和所述第二导电类型体区，所述第二导电类型离子注入层在所述第一导电类型外延层内。
[0019]可选的，所述第一导电类型为N型，所述第二导电类型为P型。
[0020]可选的，所述第一导电类型外延层的电阻率包括0.1mΩ～1mΩ。
[0021]可选的，所述第一导电类型外延层的厚度包括3μm～11μm。
[0022]可选的，所述硬掩模层的材料包括氧化硅。
[0023]综上所述，本专利技术提供一种半导体器件的制造方法，在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，使得所述第二导电类型离子注入层和所述第一导电类型外延层的交界处形成了一层薄的PN结，从而有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高所述第一导电类型外延层的掺杂浓度或减薄第一导电类型所述外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
附图说明
[0024]图1为本专利技术一实施例提供的半导体器件的制造方法的流程图；
[0025]图2
‑
图6为本专利技术一实施例提供的半导体器件的制造方法中各个步骤对应的流程图；
[0026]图7为本专利技术一实施例提供的半导体器件的制造方法中沟槽底部电场分布的仿真结果；
[0027]其中，附图标记如下：
[0028]100
‑
衬底；110
‑
第一导电类型外延层；120
‑
第二导电类型体区；130
‑
第一导电类型源区；140
‑
硬掩模层；150
‑
第二导电类型离子注入层；
[0029]200
‑
沟槽；210
‑
栅氧化层；220
‑
栅极。
具体实施方式
[0030]下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0031]图1为本专利技术一实施例提供的半导体器件的制造方法的流程图。参阅图1，本实施例所述的半导体器件的制造方法包括：
[0032]步骤S01：提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；
[0033]步骤S02：进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成
第二导电类型离子注入层；
[0034]步骤S03：进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。
[0035]下面结合图2
‑
图6详细说明本实施例提供的所述半导体器件的制造方法。
[0036]首先，参阅图2，执行步骤S01，提供衬底100，所述衬底100上形成有第一导电类型外延层110，所述第一导电类型外延层110中形成有沟槽200，所述第一导电类型外延层110上形成有硬掩模层140。示例性的，通过第四离子注入工艺在所述衬底100内形成第一导电类型外延层110；在所述第一导电类型外延层110上形成硬掩模层140；在所述硬掩模层140上形成图案化的光刻胶层(图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。2.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括：去除所述硬掩模层，并在所述沟槽内形成栅极。3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述沟槽内形成栅极的过程包括：进行热氧化生长工艺，在所述沟槽的底部及侧壁上形成栅氧化层；在所述沟槽内填充栅极材料层，且所述栅极材料层延伸覆盖所述沟槽两侧的所述第一导电类型外延层的表面；对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述栅氧化层的材料包括氧化硅，所述栅极材料层的材料...

【专利技术属性】
技术研发人员：黄康荣，宁润涛，周正良，庞宏民，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：