整合式单核心、多模式处理器及其指令执行方法技术

本发明专利技术公开了一种整合式单核心、多模式处理器及其指令执行方法，主要是可以单一指令流执行程序，并且此指令流内可任意混合不同种类型态的指令。该方法包括步骤：接收一指令流，该指令流具有多个指令并且在该些指令中具有一种以上的指令型态；以及依序执行该指令流中的每一该指令，包括下列步骤：辨识该指令中的一识别操作数，以得知该指令所属的该指令型态；根据该指令型态在多个执行区中选择具相应的处理器模式的该执行区，该执行区分别为不同的处理器模式，并在该执行区中具有一共同区；以及通过该选择的执行区根据该指令执行数据处理。执行此指令流时，处理器架构通过所撷取的指令型态改变处理器的工作模式，以实现程序的执行。

【技术实现步骤摘要】

本专利技术涉及一种处理器架构，允其涉及一种整合式单核心、多模式处理器 及其指令执行方法。
技术介绍
-般而言，嵌入式系统用于处理与使用者互动的人机接口及系统层次的流 程控制，或者是用于执行数据处理及转换等工作，如影音的压縮和解压縮。 前者的工作特性是需要进行大量的决策，并包含无法准确预测的程序流程，也 就是在工作执行时需动态决定程序执行，因此其需要强化的跳跃分支判断及中 断处理等机制。后者的工作特性则是具有源源不绝的资料流入，并需要强大的 运算能力。因此，现有的嵌入式系统大多整合精简指令集(Reduced Instruction Set Computing; RISC)处理器和数字信号处理器(Digital Signal Processor; DSP)，借以由前者执行使用者互动和程控的处理工作，并由后者来执行需要 复杂运算的多媒体数据处理。此种平台(即称之为双核心平台)使用两个具有 不同特性的处理器，分别处理其擅长的工作，例如行动电话中的基频处理器 (baseband processor)。于现有的双核心平台中所采用的处理器大多是独立 应用在单核心系统中，以致于两处理器的功能会有所重叠，而存有累赘设计。 因此事实上，在多数应用中两处理器并不会达到很高的使用率。进而提出具二工作模式的单---处理器架构，通过切换工作模式来处理二种 不同性质的工作。于现有的双工作模式的单-一处理器架构中，利用多执行绪 (multi-threading )的观念将 一 系统的工作分成二种执行绪一通用 (general-purpose)执行绪(例如程控)和数据运算执行绪。 一般来说， 数据运算执行绪所欲运算的数据会先存放于芯片上(on-chip)内存，因此不 会有快取失误(ccache miss)的现象，故此架构于执行工作处理时，会先执 行通用执行绪，而于处理器对外部内存读取数据的空档，即于通用执行绪产生快取失误时，切换到数据运算执行绪执行单纯数据计算的工作(-般运算量均 很大)，并且于通用执行绪所需的数据自外部内存取得时，再将工作性质自数 据运算执行绪切换回通用执行绪，以继续执行原来的数据处理(即通用执行绪 的数据处理)，如图l所示。在图1屮，时间轴由左向右行进(图中未显示)， 上排为通用执行绪，下排则为数据运算执行绪，灰色区块为数据正常处理的时 期，而白色区块即为发生快取失误的时期。如图2所示，为现有双工作模式的单一处理器架构，在此由同 -抓取管线110和执行管线120进行二执行绪(通 用执行绪和数据运算执行绪)的数据处理，但需通过二执行绪的处理核心 (processing core) 130以及二套不同的缓存器组140以放置二执行绪的数 据，并仅能在执行绪切换时改变处理器的模式。
技术实现思路
本专利技术所要解决的技术问题在于提供一种整合式单核心、多模式处理器及 其指令执行方法，借以解决现有技术所存在的问题与限制。本专利技术所揭露的，可以单 一指令流来执行程序，并依各指令的型态切换成相应的工作模式，借以进行数 据处理。因此，为实现上述目的，本专利技术所揭露的整合式单核心、多模式处理器的指令执行方法，包括下列步骤首先，接收一指令流，其具有多个指令并且在 该指令中具有一种以上的指令型态；接着，依序执行指令流中的每一指令。其 中，每一指令依据下列步骤执行先辨识指令中的一识别操作数，以得知指令所属的指令型态；再根据指令型态在多个执行区选择具相应的处理器模式的一执行区，其中该执行区分别为不同的处理器模式，且在该执行区中具有一共享区；最后，通过选择的执行区根据指令执行数据处理。通过反复执行此三步骤 以依序处理指令流中的指令，直至完成此指令流的数据处理。其中，指令型态可包括 一精简指令集的指令型态和一数字信号处理的指 令型态；相对地，执行区则包括-一精简指令集处理器模式的执行区和一数字信 号处理器模式的执行区。其中，当辨识得知的指令型态为精简指令集的指令型 态时，则选择相应的处理器模式的执行区以根据指令执行程控；反之，当辨识得知的指令型态为数字信号处理的指令型态时，则选择另一相应的处理器模式的执行区根据指令执行数据运算。在此，执行程控的执行区可为精简指令集处 理器模式，而执行数据运算的执行区可为数字信号处理器模式。本专利技术揭露种整合式争核心、多模式处理器，可以单一指令流来达成程 序的执行，其中此指令流具有多个指令，并且在该指令中具有种以上的指令 型态。此处理器包括多个处理区块，用以根据每一指令的指令型态而选择性 执行指令，其分别为不同的处理器模式，并分别具有多个缓存器组用以选择性 根据指令型态而储存处理的数据；其中，该处理区块根据每-指令的指令型态 而由该处理区块中的-来执行指令。此外，该处理区块可包括 一第一处理区块和一第二处理区块。第 一和第 二处理区块根据每一指令的指令型态而以第-和第二处理区块中的一执行指 令，其中，在第和第二处理区块中存有一共享区块，用以根据指令进行数据 处理。另外，此共享区块可包括多个功能单元和一个以上的共享缓存器组。功 能单元用以根据指令进行数据处理，而共享缓存器组则用以作为 -数据交换区 域。此外，第一处理区块可为一精简指令集处理器模式的处理区块，而第二处 理区块可为一数字信号处理器模式的处理区块。并且，此数字信号处理更可为 一多指令槽(multi-issue)的数字信号处理器，而第二处理区块中可相对设 置额外的缓存器。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的 限定。附图说明图1为说明现有双工作模式的单一处理器架构的工作原理的示意图； 图2为说明现有双工作模式的单一处理器架构的概要结构图； 图3为说明根据本专利技术的一实施例的整合式单核心、多模式处理器的指令 执行方法的流程图4为应用于本专利技术一实施例的单一指令流的部分区段；图5为说明根据本专利技术一实施例的整合式单核心、双模式处理器；以及图6为应用于本专利技术一实施例的一汇编语言范例(左)及其相对应的虚拟程序代码(右)。其中，附图标ii! 步骤10 歩骤20 歩骤30 步骤40 步骤50 110:抓取管线 130:处理核心 210:第-一处理区块 230:共享缓存器组 250:缓存器组 270:缓存器组 LS:存取单元接收指令流辨识指令中的识别操作数，以得知指令型态 根据指令型态选择具相应的处理器模式的执行区 根据指令执行数据处理 是否有K指令？120:执行管线 140:缓存器组 220:第二处理区块 240:共享缓存器组 260:缓存器组 AU:算数单元具体实施例方式在现有的单一处理器架构中，具有二指令流(instruction stream)(即， RISC执行绪和DSP执行绪)，其主要于RISC执行绪的执行过程中发生快取失 误时，通过切换执行绪并改变处理器的模式以执行DSP指令，而于自外部内存 取得数据后，则再将处理器的模式改变回RISC模式并将执行绪切换回RISC 执行绪，以继续执行RISC指令。然，在本专利技术中则以单一指令流来各种程序 的执行，在此指令流内可任意混合RISC指令和DSP指令，而在执行此指令流 时，处理器根据所撷取到的指令型态来改变处理器的模式，以达成指令流的执 行。以下举出具体实施例以详细说明本专利技术的内容，并以图标作为辅助说本文档来自技高网...

【技术保护点】
一种整合式单核心、多模式处理器的指令执行方法，其特征在于，包括下列步骤：　　　　（Ａ）接收一指令流，该指令流具有多个指令并且在该些指令中具有一种以上的指令型态；以及　　　　（Ｂ）依序执行该指令流中的每一该指令，包括下列步骤：　　　　（ａ）辨识该指令中的一识别操作数，以得知该指令所属的该指令型态；　　　　（ｂ）根据该指令型态在多个执行区中选择具相应的处理器模式的该执行区，该执行区分别为不同的处理器模式，并在该执行区中具有一共同区；以及　　　　（ｃ）通过该选择的执行区根据该指令执行数据处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：林泰吉，任建葳，刘佳宪，刘志尉，廖宜道，黄柏涵，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：71[中国|台湾]