记载的内存数据读取系统及其方法技术方案

本发明专利技术为一种内存控制系统与内存数据读取方法。所述的内存控制系统包含有一微处理器、一串行储存装置、一第一缓冲器、一第二缓冲器、一内存控制单元、以及一多任务器。本发明专利技术的内存控制系统与内存数据读取方法是利用大部分的时间微处理器是读取串行内存的连续地址数据的特性，通过预先读取并暂存微处理器要求读取的数据，来达成加速内存读取速度的功效。

【技术实现步骤摘要】

本专利技术涉及的是一种内存处理装置，特别涉及的是一种记忆控制系统与内存数据读取方法。
技术介绍
一般的微处理器(Micro-processor，MCU)并没有内建只读存储器(Read-OnlyMemory，ROM)，且以往均通过并列总线(Parallel BUS)的方式来对外接的只读存储器(例如闪存(Flash memory))存取程序代码(ROM Code)。而由于目前的设计是将微处理器与缩放控制器(Scaler)整合在同一芯片(Chip)内，因此为了节省微处理器的针脚(Pin)，则改为采用串行总线(Serial BUS)的方式来对只读存储器存取程序代码。在串行总线的架构下，微处理器读取只读存储器的程序代码时，仅能在一个基频(Base band)的频率周期(Clock)内读取到一位(Bit)的数据，所以微处理器的处理速度会大幅降低。举例而言，如图1所示，所述的图是显示一两周期(2T)微处理器以串行方式传输运作时的波形图。在图中，标号MCUclk为微处理器运作的频率周期；标号xclk为系统基频的频率周期。一般2T微处理器是在MCUclk的第一周期T0时，至只读存储器中撷取(Fetch)一字节(byte)大小的数据(data)，但每次撷取八位的所述的数据时，均需事先花费时间译码八位(bit)的指令码(command)、与二十四位的地址码(address)；而在MCUclk第二周期T1时，2T微处理器执行所述的数据(程序代码)。由所述的图可知，2T微处理器在撷取与执行程序代码时，分别需要四十个基频频率周期xclk才可完成动作，也即2T微处理器共需要八十个基频频率周期xclk才可读完一个字节的数据。一般微处理器的一个指令需要一到四个字节的数据，以两个字节数据的指令为例：2T微处理器在执行此指令时，共需要四个MCUclk-即一百六十个频率周期xclk才可完成运作。因此，在串行传输的架构下，各种微处理器(2T、6T、8T MCU…)执行一个指令的时间将会大量地拉长，使整体系统执行程序的速度受到限制。-->
技术实现思路
针对上述问题，本专利技术的目的之一在提供能提高微处理器读取串行内存的速度的一种内存控制系统与一种内存数据读取方法。本专利技术的一实施例提供了一种内存控制系统。所述的内存控制是包含有一微处理器、一串行储存装置、一第一缓冲器、一第二缓冲器、一内存控制单元、以及一多任务器。所述的微处理器用以输出复数个地址，且所述的这些地址至少包含一第一地址与一第二地址或一第三地址。串行储存装置是用以储存对应所述的这些地址的数据。而第一缓冲器用以暂存一第一数据或一第三数据。第二缓冲器则用以暂存一第二数据。内存控制单元接收第一地址，根据第一地址至储存装置读取对应第一地址的第一数据；以及接收第二地址，根据第二地址至储存装置读取对应第二地址的第二数据；或接收第三地址，根据第三地址至储存装置读取对应第三地址的第三数据。其中，当所述的第一、第二缓冲器均存有数据时，内存控制单元将产生一选择信号。而多任务器接收第一数据与第二数据或第三数据，并根据选择信号决定如何输出第一数据、第二数据、或第三数据至微处理器。须注意者，在所述的微处理器的起始状态刚开始读取储存装置的数据时，内存控制单元将提供至少一假指令延迟微处理器一第三期间，直到所述的第一缓冲器存有所述的第一数据、以及所述的第二缓冲器存有所述的第二数据为止；而当第一第地址与第二地址是连续排列时，多任务器根据选择信号在一第一期间输出第一数据、以及在一第二期间输出第二数据；以及当第一地址与第二地址是不连续排列时，所述的内存控制单元将提供至少一假指令延迟微处理器一第三期间，直到第一缓冲器存有第三数据、以及第二缓冲器存有第二数据为止。再者，本专利技术的一实施例提供了一种内存数据读取方法。所述的方法包含下列步骤：首先，接收一第一地址与一第二地址与一第三地址。接着，判断第一地址与第二地址是否连续排列，当第一地址与第二地址连续排列时，至内存读取并暂存对应第一地址与第二地址的第一数据与第二数据，且依序输出第一数据与第二数据给微处理器；而当第一地址与第二地址不连续排列时，提供一假指令延迟微处理器一预设时间，且在所述的预设时间内至内存读取并暂存对应第二地址与第三地址的第二数据与第三数据，并依序输出第二数据与第三数据给微处理器。本专利技术的内存控制系统与内存数据读取方法是利用大部分的时间微处理器-->是读取串行内存的连续地址数据的特性，通过预先读取并暂存微处理器要求读取的数据，来达成加速内存读取效率的功效。附图说明图1显示一种现有两周期(2T)微处理器以串行方式传输运作时的波形图；图2显示本专利技术一实施例的一种内存控制系统的示意图；图3显示本专利技术一实施例的微处理器的频率周期与系统基频的频率周期的波形，以及在连续存取模式下内存控制系统各装置运作状态的示意图；图4A与图4B显示本专利技术内存控制系统的特殊读取模式的一实施例的示意图；图5A、图5B、与图5C是显示本专利技术内存控制系统的特殊读取模式的另一实施例的示意图；图6A、图6B、与图6C是显示本专利技术内存控制系统的特殊读取模式的另一实施例的示意图；图7显示本专利技术一实施例的内存数据读取方法的流程图。附图标记说明：20-内存控制系统；21-微处理器；22-串行储存装置；23-内存控制装置；MUX-多任务器；Buf1、Buf2-缓冲器；231-内存控制单元；P/S、S/P-转换单元。具体实施方式以下参考图式详细说明本专利技术内存控制系统与内存数据读取方法。图2是显示本专利技术一实施例的一种内存控制系统20的示意图。所述的内存控制系统20包含有一微处理器21、一串行(serial)储存装置22、一内存控制装置23、以及一多任务器MUX。所述的微处理器21可为目前的两周期2T、四周期4T、六周期6T…、或未来发展的各种微处理器控制单元(Microprocessor control unit，MCU)或各种微处理器(Microprocessor unit，MPU)。微处理器21是用以根据其运算的需求，产生一至少包含一地址信息的读取信号Rs。当然，所述的读取信号Rs也可包含其它信息，如指令(command)等。串行储存装置22用以储存对应微处理器要求读取的地址的数据(程序代码(ROM code))，其运作时是采用系统的基频频率xclk，且其可为一串行只读存储-->器，例如串行快闪只读存储器，或也可为目前或未来发展的其它串行内存。内存控制装置(memory master)23是采用系统的基频频率xclk来运作。所述的内存控制装置23用以根据微处理器21的不同时间的读取信号Rs提供的复数个地址，至储存装置22中读取对应所述的这些地址的数据。而内存控制装置23包含有一第一缓冲器Buf1、一第二缓冲器Buf2、一内存控制单元231、一并列(parallel)至串行(serial)转换单元P/S、以及一串行至并列转换单元S/P。所述的第一缓冲器Buf1与第二缓冲器Buf2均是用以暂存对应上述地址的数据(程序代码)。并列至串行转换单元P/S是用以将自微处理器21并列输入的信号转换为串行输出的信号。且串行至并列转换单元S/P是用以将由储存装置22中串行输入的数据转换为并列输出数据，以送至缓冲器Buf本文档来自技高网...

【技术保护点】
一种内存控制系统，其特征在于：其包含有：　　　　一微处理器，其输出复数个地址，所述的这些地址至少包含一第一地址与一第二地址或一第三地址；　　　　一储存装置，其储存对应所述的这些地址的数据；　　　　一第一缓冲器，其用以暂存一第一数据或一第三数据；　　　　一第二缓冲器，其用以暂存一第二数据；　　　　一内存控制单元，其接收所述的第一地址，根据所述的第一地址至所述的储存装置读取对应所述的第一地址的第一数据；以及接收所述的第二地址，根据所述的第二地址至所述的储存装置读取对应所述的第二地址的第二数据；或接收所述的第三地址，根据所述的第三地址至所述的储存装置读取对应所述的第三地址的第三数据；其中，当所述的第一、第二缓冲器中均存有任一所述的数据时，所述的内存控制单元产生一选择信号；以及　　　　一多任务器，其接收所述的第一数据与所述的第二数据或所述的第三数据，根据所述的选择信号输出所述的第一数据、第二数据、或所述的第三数据至所述的微处理器。

【技术特征摘要】
1.一种内存控制系统，其特征在于：其包含有：一微处理器，其输出复数个地址，所述的这些地址至少包含一第一地址与一第二地址或一第三地址；一储存装置，其储存对应所述的这些地址的数据；一第一缓冲器，其用以暂存一第一数据或一第三数据；一第二缓冲器，其用以暂存一第二数据；一内存控制单元，其接收所述的第一地址，根据所述的第一地址至所述的储存装置读取对应所述的第一地址的第一数据；以及接收所述的第二地址，根据所述的第二地址至所述的储存装置读取对应所述的第二地址的第二数据；或接收所述的第三地址，根据所述的第三地址至所述的储存装置读取对应所述的第三地址的第三数据；其中，当所述的第一、第二缓冲器中均存有任一所述的数据时，所述的内存控制单元产生一选择信号；以及一多任务器，其接收所述的第一数据与所述的第二数据或所述的第三数据，根据所述的选择信号输出所述的第一数据、第二数据、或所述的第三数据至所述的微处理器。2.根据权利要求1记载的内存控制系统，其特征在于：所述的储存装置为一串行只读存储器、或一串行快闪只读存储器。3.根据权利要求1记载的内存控制系统，其特征在于：当所述的第一地址与所述的第二地址是连续排列时，所述的多任务器根据所述的选择信号在第一期间输出所述的第一数据、以及在第二期间输出所述的第二数据。4.根据权利要求1记载的内存控制系统，其特征在于：在所述的微处理器的起始状态开始读取所述的储存装置的数据时，所述的内存控制单元提供至少一假指令延迟所述的微处理器一第三期间，直到所述的第一缓冲器存有所述的第一数据、以及所述的第二缓冲器存有所述的第二数据为止。5.根据权利要求1记载的内存控制系统，其特征在于：当所述的第一地址与所述的第二地址不连续排列时，所述的内存控制单元提供至少一假指令延迟...

【专利技术属性】
技术研发人员：陈建洲，炉启彰，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]