LPC总线的串行中断系统、方法、软件产品、介质技术方案

提供低管脚数(Low pin count，LPC)总线的串行中断系统、方法、软件产品、介质。系统包括：中断方向信号产生器，被配置为根据当前主机是否向外设发出第一中断信号来确定当前的中断方向信号；电平转换器，被配置为根据当前的中断方向信号，对主机和外设之间传送的信号的电平进行转换。如此，不需要复杂电路设计，即可快速且高效地根据当前的中断方向信号，对主机和外设之间传送的信号的电平进行转换。外设之间传送的信号的电平进行转换。外设之间传送的信号的电平进行转换。

【技术实现步骤摘要】
LPC总线的串行中断系统、方法、软件产品、介质


[0001]本申请涉及总线中断领域，且涉及低管脚数(Low pin count，LPC)总线的串行中断系统、方法、软件产品、介质。

技术介绍

[0002]LPC总线是基于Intel标准的33MHz 4比特并行总线协议，用于代替以前的工业标准体系结构(Industry Standard Architecture，ISA)总线协议。
[0003]LPC的中断类型可以分为两个大的类型，分别为串行中断请求(Serial Interrupt request,SerIRQ)中断还有直接存储器存取(Direct Memory Access，DMA)中断。SerIRQ中断之后可简称串行中断，与常见的电平中断不同。常见的电平中断将对应的输入输出(Input/output,I/O)接口的电平拉高或拉低就能实现中断的上报，而串行中断的SerIRQ信号的整个结构包括起始帧、中断位、结束帧。DMA中断经过的硬件通道与串行中断的不一样，DMA中断通过低管脚数总线直接存储器存取请求(Low pincount bus DMA request，LDRQ)信号线向CPU的LPC控制器提交中断请求。外部设备(简称外设)通过SerIRQ信号或LDRQ信号线来向主机(host)的中央处理单元(CPU)发出中断请求。CPU接收中断请求后，执行相应的中断处理操作。
[0004]因此，在外设和主机之间需要进行信号的交流。

技术实现思路

[0005]为至少解决
技术介绍
中描述的问题，根据本专利技术的一个方面，提供一种LPC总线的串行中断系统，包括：中断方向信号产生器，被配置为根据当前主机是否向外设发出第一中断信号来确定当前的中断方向信号；电平转换器，被配置为根据当前的中断方向信号，对主机和外设之间传送的信号的电平进行转换。
[0006]根据本专利技术的另一个方面，提供一种LPC总线的串行中断方法，包括：根据当前主机是否向外设发出第一中断信号来确定当前的中断方向信号；根据当前的中断方向信号，对主机和外设之间传送的信号的电平进行转换。
[0007]根据本专利技术的另一个方面，提供一种LPC总线的串行中断软件产品，包括一个或多个计算机可执行指令，其中一个或多个计算机可执行指令被处理器运行时执行如本申请公开的LPC总线的串行中断方法。
[0008]根据本专利技术的另一个方面，提供一种计算机存储介质，存储了一种LPC总线的串行中断软件产品，包括一个或多个计算机可执行指令，其中一个或多个计算机可执行指令被处理器运行时执行如本申请公开的LPC总线的串行中断方法。
[0009]如此，不需要复杂电路设计，即可快速且高效地根据当前的中断方向信号，对主机和外设之间传送的信号的电平进行转换。
附图说明
[0010]图1示出了LPC串行中断的静态模式的中断信号的波形。
[0011]图2示出了LPC串行中断的连续模式的中断信号的波形。
[0012]图3示出了根据本专利技术的实施例的一种LPC总线的串行中断系统的框图。
[0013]图4A示出了连续模式下的SerIRQ中断线与SerIRQ_dir中断方向信号线的时序图。
[0014]图4B示出了在静态模式下的SerIRQ中断线与SerIRQ_dir中断方向信号线的时序图。
[0015]图5A示出了根据本专利技术的一个实施例的电平转换器(或称为第一电平转换器)的内部电路图。
[0016]图5B示出了根据本专利技术的另一实施例的电平转换器(或称为第二电平转换器)的内部电路图。
[0017]图6示出了根据本专利技术的实施例的LPC总线的串行中断方法的流程图。
[0018]图7示出了根据本专利技术的实施例的LPC总线的串行中断方法中的确定当前的中断方向信号的步骤的具体实例流程图。
[0019]图8示出了根据本专利技术的实施例的LPC总线的串行中断方法中的进行电平转换的步骤的具体实例流程图。
[0020]图9示出了适于用来实现本专利技术实施方式的示例性计算机系统的框图。
具体实施方式
[0021]现在将详细参照本专利技术的具体实施例，在附图中例示了本专利技术的例子。尽管将结合具体实施例描述本专利技术，但将理解，不是想要将本专利技术限于描述的实施例。相反，想要覆盖由所附权利要求限定的在本专利技术的精神和范围内包括的变更、修改和等价物。应注意，这里描述的方法步骤都可以由任何功能块或功能布置来实现，且任何功能块或功能布置可被实现为物理实体或逻辑实体、或者两者的组合。
[0022]在LPC串行中断中，存在2个模式：静态模式和连续模式。
[0023]静态模式的中断信号的波形可以参考图1。图1示出了LPC串行中断的静态模式的中断信号的波形。当LPC的中断处于静态模式时，总线上没有中断信号的时候，中断线为高。当每次外设需要向CPU上报中断的时候，一次性将CPU发出的起始帧、外设发出的中断位、CPU发出的结束帧发送到SerIRQ中断线上。
[0024]连续模式的中断信号的波形可以参考图2。图2示出了LPC串行中断的连续模式的中断信号的波形。当LPC的中断处于连续模式时，无论外设是否有中断上报，CPU都会一直向外设发出起始帧及结束帧。当外设需要向CPU上报中断时，需要检测其起始帧的位置，并在处于对应于外设自己的中断号的位置处，将对应的节拍的SerIRQ中断线的电平拉低，并向CPU发送该拉低的电平信号。当CPU发出结束帧时，本次中断就会被上报到CPU的通用中断控制器(general interrupt controller，GIC)模块。CPU的通用中断控制器(general interrupt controller，GIC)模块则进行中断处理。
[0025]因此，在外设和主机之间需要进行多次的信号的交流。
[0026]由于CPU通常工艺先进，所需的工作电压低，例如1.8V，可以降低CPU的功耗。而外设因为芯片和晶体管不多而通常做的小，工艺不够高，导致外设的工作电压高，例如3.3V。
而当两者相互发信号进行交互时，如果不进行电平转换，则高电压的信号可能会输入到低电压工作的硬件中烧坏低电压的硬件，而反过来，低电压硬件输出的高电平信号被输入到高电压的硬件中可能被误判为低电平信号，因此需要对两者发出的信号进行电平转换，以使得接收方能适应该转换后的电平。现有技术中，通常采用专门且复杂的电平转换模块，通过与基准电压比较的方式来转换电平，都需要硬件成本和时间成本，而且还存在误判的概率。
[0027]图3示出了根据本专利技术的实施例的一种LPC总线的串行中断系统的框图。
[0028]LPC总线的串行中断系统300包括：中断方向信号产生器301，被配置为根据当前主机304是否向外设305发出第一中断信号来确定当前的中断方向信号SerIRQ_dir；电平转换器303，被配置为根据当前的中断方向信号SerIRQ_dir，对主机304和外设305之间传送的信号的电平进行转换。
[0029]在一个实施例中，中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LPC总线的串行中断系统(300)，包括：中断方向信号产生器(301)，被配置为根据当前主机(304)是否向外设(305)发出第一中断信号来确定当前的中断方向信号；电平转换器(303)，被配置为根据所述当前的中断方向信号，对所述主机(304)和所述外设(305)之间传送的信号的电平进行转换。2.根据权利要求1所述的系统，其中，所述中断方向信号产生器(301)被配置为通过如下步骤来根据当前主机(304)是否向外设(305)发出第一中断信号来确定当前的中断方向信号：在当前主机(304)向外设(305)发出第一中断信号的情况下，确定当前的中断方向信号为从主机(304)到外设(305)，并产生指示方向为从主机到外设(305)的第一信号；在当前主机(304)不向外设(305)发出第一中断信号的情况下，确定当前的中断方向信号为从外设(305)到主机(304)，并产生指示方向为从外设(305)到主机(304)的第二信号。3.根据权利要求2所述的系统(300)，其中，所述第一中断信号包括中断开始信号和中断结束信号之一。4.根据权利要求2所述的系统(300)，其中，所述中断方向信号产生器(301)被配置为：在当前主机(304)不向外设(305)发出第一中断信号的情况下，确定当前所述外设(305)向主机(304)发出第二中断信号，从而确定当前的中断方向信号为从外设(305)到主机(304)，并产生指示方向为从外设(305)到主机(304)的第二信号。5.根据权利要求4所述的系统(300)，其中，所述第二中断信号包括外设中断标识信号。6.根据权利要求4所述的系统(300)，其中，其中，所述系统(300)还包括中断方向信号寄存器(302)，被配置为寄存当前产生的第一信号或第二信号，所述电平转换器被配置为通过如下步骤来根据所述当前的中断方向信号，对所述主机(304)和所述外设(305)之间传送的信号的电平进行转换：从所述中断方向信号寄存器(302)中提取信号；如果从所述中断方向信号寄存器(302)中提取的信号为所述第一信号，则将主机(304)传送的信号的电平从主机(304)适应的电平改变为外设(305)适应的电平；如果从所述中断方向信号寄存器(302)中提取的信号为所述第二信号，则将外设(305)传送的信号的电平从外设(305)适应的电平改变为主机(304)适应的电平。7.根据权利要求1所述的系统(300)，其中，所述电平转换器(303)被实现在复杂可编程逻辑器件CPLD或现场可编程门阵列FPGA器件中。8.根据权利要求1所述的系统(300)，其中，所述电平转换器(303)是第一电平转换器(303)，包括：与主机(304)连接的主机连接端(501)和与外设(305)连接的外设连接端(502)；主机电源(503)和外设电源(504)；第一反相器(506)，其中，第一反相器(506)的第一输入端连接到主机连接端，且第一反相器(506)的第二输入端接收中断方向信号，其中，当中断方向信号表示当前信号是从主机(304)发送到外设(305)时，使能所述第一反相器(506)，当中断方向信号表示当前信号是从外设(305)发送到主机(304)时，禁用所述第一反相器(506)；
第一PMOS晶体管(506)，其中，第一PMOS晶体管(506)的漏极连接到所述外设电源(504)，第一PMOS晶体管(506)的源极连接到外设连接端(502)以及第一NMOS晶体管(507)的漏极，第一PMOS晶体管(506)的栅极连接到第一反相器(506)的输出端；第一NMOS晶体管(507)，其中，第一NMOS晶体管(507)的源极接地，且第一NMOS晶体管(507)的栅极连接到第一反相器(506)的输出端。9.根据权利要求8所述的系统(300)，其中当中断方向信号表示当前信号是从主机(304)发送到外设(305)时，使能所述第一反相器(506)，则第一反相器(506)的输出端输出低电平，从而第一NMOS晶体管(507)截止，第一PMOS晶体管(506)导通，从而从外设连接端(502)输出到外设(305)的电压变为外设电源(504)的电平；而当中断方向信号表示当前信号是从外设(305)发送到主机(304)时，禁用所述第一反相器(506)。10.根据权利要求8所述的系统(300)，其中第一电平转换器(303)还包括：第二反相器(508)，其中，第二反相器(508)的第一输入端连接到外设连接端(502)，且第二反相器(508)的第二输入端接收中断方向信号，当中断方向信号表示当前信号是从主机(304)发送到外设(305)时，禁用所述第二反相器(508)，当中断方向信号表示当前信号是从外设(305)发送到主机(304)时，使能所述第二反相器(508)；第二PMOS晶体管(509)，其中，第二PMOS晶体管(509)的漏极连接到所述主机电源(503)，第二PMOS晶体管(509)的源极连接到主机连接端以及第二NMOS晶体管(510)的漏极，第二PMOS晶体管(509)的栅极连接到第二反相器(508)的输出端；第二NMOS晶体管(510)，其中，第二NMOS晶体管(510)的源极接地，且第二NMOS晶体管(510)的栅极连接到第二反相器(508)的输出端。11.根据权利要求10所述的系统(300)，其中，当中断方向信号表示当前信号是从主机(304)发送到外设(305)时，禁用所述第二反相器(508)；而当中断方向信号表示当前信号是从外设(305)发送到主机(304)时，使能所述第二反相器(508)，则所述第二反相器(508)的输出端输出低电平，从而第二NMOS晶体管(510)截止，第二PMOS晶体管(509)导通，从而从主机连接端输出到主机(304)的电压变为主机电源(503)的电平。12.根据权利要求1所述的系统(300)，其中，所述电平转换器(303)是第二电平转换器(303
’
)，包括：与主机(304)连接的主机连接端(501
’
)和与外设(305)连接的外设连接端(502
’
)；主机电源(503
’
)和外设电源(504
’
)；第一转换器(505
’
)，第一转换器(505
’
)的第一输入端连接到外设连接端(502
’
)，第一转换器(505
’
)的第二输入端接收来自中断方向信号产生器的中断方向信号，且第一转换器(505
’
)的输出端连接到第一单触发加速器(506
’
)和第二单触发加速器(507
’
)的输入端；第一PMOS晶体管(508
’
)，第一PMOS晶体管(508
’
)的漏极连接到所述主机电源(503
’
)，第一PMOS晶体管(508
’
)的源极连接到主机连接端(501
’
)以及第一NMOS晶体管(509
’
)的漏极，第一PMOS晶体管(508
’
)的栅极连接到第一单触发加速器(506
’
)的输出端；第一NMOS晶体管(509
’
)，第一NMOS晶体管(509
’
)的源极接地，且第一NMOS晶体管(509
’
)的栅极连接到第二单触发加速器(507
’
)的输出端；第二转换器(510
’
)，第二转换器(510
’
)的输入端连接到主机连接端(501
’
)，第二转换器(510
’
)的第二输入端接收来自中断方向信号产生器的中断方向信号，且第二转换器
(510
’
)的输出端连接到第三单触发加速器(511
’
)和第四单触发加速器(512
’
)的输入端；第二PMOS晶体管(513
’
)，第二PMOS晶体管(513
’
...

【专利技术属性】
技术研发人员：陈才，刘付东，范里政，赵肖凡，
申请(专利权)人：天津飞腾信息技术有限公司，
类型：发明
国别省市：