半导体器件制造技术

公开一种半导体器件，该半导体器件包括在衬底上的逻辑单元，该衬底包括在第一方向上彼此间隔开的第一有源区域和第二有源区域，该逻辑单元包括：第一有源图案和第二有源图案，分别在第一有源区域和第二有源区域上并在与第一方向交叉的第二方向上延伸；多个栅电极，在第一方向上延伸并且每个横跨第一有源图案和第二有源图案；多条第一连接配线，在所述多个栅电极上的第一层间电介质层中并在第二方向上彼此平行地延伸；以及多条第二连接配线，在第一层间电介质层上的第二层间电介质层中并在第一方向上彼此平行地延伸。在第一方向上彼此平行地延伸。在第一方向上彼此平行地延伸。

【技术实现步骤摘要】
半导体器件


[0001]本专利技术构思涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件。

技术介绍

[0002]半导体器件由于其小尺寸、多功能和/或低制造成本而在电子产业中是有益的。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据的运算的半导体逻辑器件、以及具有存储元件和逻辑元件两者的混合半导体器件。随着电子产业的先进的发展，越来越需要半导体器件有高集成度。例如，越来越要求半导体器件有高可靠性、高速度和/或多功能。半导体器件已经逐渐复杂化和集成以满足这些要求的特性。

技术实现思路

[0003]本专利技术构思的一些示例实施方式提供一种半导体器件，该半导体器件包括具有增强的电特性的场效应晶体管。
[0004]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括在衬底上的逻辑单元，该衬底包括在第一方向上彼此间隔开的第一有源区域和第二有源区域，该逻辑单元包括：第一有源图案和第二有源图案，分别在第一有源区域和第二有源区域上，第一有源图案和第二有源图案的每个在与第一方向交叉的第二方向上延伸；多个栅电极，在第一方向上延伸并且每个横跨第一有源图案和第二有源图案；多条第一连接配线，在栅电极上的第一层间电介质层中，所述多条第一连接配线在第二方向上彼此平行地延伸；以及多条第二连接配线，在第一层间电介质层上的第二层间电介质层中，所述多条第二连接配线在第一方向上彼此平行地延伸。逻辑单元可以具有在第二方向上延伸的第一单元边界和第二单元边界。第一单元边界和第二单元边界可以在第一方向上彼此相反。所述多条第一连接配线可以包括：第一下部电源配线，沿着第一单元边界延伸；和第二下部电源配线，沿着第二单元边界延伸。所述多条第二连接配线可以包括：第一上部电源配线，与所述多个栅电极中的第一栅电极垂直地重叠；和上部配线，当在平面图中看时设置在第一栅电极和所述多个栅电极中的第二栅电极之间。第一上部电源配线可以电连接到第一下部电源配线和第二下部电源配线中的至少一条。
[0005]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括在衬底上的逻辑单元，该衬底包括PMOSFET区和NMOSFET区，PMOSFET区和NMOSFET区在第一方向上彼此间隔开，该逻辑单元包括：分隔结构，在逻辑单元的至少一侧，该分隔结构在第一方向上延伸并将逻辑单元与相邻的逻辑单元分隔开；多条第一连接配线，在逻辑单元中的第一层间电介质层中，所述多条第一连接配线在与第一方向交叉的第二方向上彼此平行地延伸；以及多条第二连接配线，在第一层间电介质层上的第二层间电介质层中，所述多条第二连接配线在第一方向上彼此平行地延伸。所述多条第一连接配线可以包括：第一下部电源配线，沿着逻辑单元的第一单元边界延伸；和第二下部电源配线，沿着逻辑单元的第二单元边界延伸。第一单元边界可以在第一方向上与第二单元边界相反。所述多条第二连接配线可以包括与
分隔结构垂直地重叠的第一上部电源配线。第一上部电源配线可以电连接到第一下部电源配线和第二下部电源配线中的至少一条。
[0006]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括在衬底上的逻辑单元，该衬底包括在第一方向上彼此间隔开的第一有源区域和第二有源区域，该逻辑单元包括：第一有源图案和第二有源图案，分别在第一有源区域和第二有源区域上，第一有源图案和第二有源图案的每个在与第一方向交叉的第二方向上延伸；器件隔离层，覆盖第一有源图案的下部侧壁和第二有源图案的下部侧壁，第一有源图案和第二有源图案中的每个的上部从器件隔离层垂直地向上突出；第一源极/漏极图案和第二源极/漏极图案，分别在第一有源图案的上部和第二有源图案的上部处；多个栅电极，在第一方向上延伸并横跨第一有源图案和第二有源图案；多条第一连接配线，在所述多个栅电极上的第一层间电介质层中；以及多条第二连接配线，在第一层间电介质层上的第二层间电介质层中，所述多条第二连接配线在第一方向上彼此平行地延伸。逻辑单元可以具有在第二方向上延伸的第一单元边界和第二单元边界。第一单元边界和第二单元边界可以在第一方向上彼此相反。所述多条第一连接配线可以包括：第一下部电源配线，沿着第一单元边界延伸；和第二下部电源配线，沿着第二单元边界延伸。所述多条第二连接配线可以包括：第一上部电源配线，与所述多个栅电极中的第一栅电极垂直地重叠；和上部配线，当在平面图中看时在第二方向上从所述多个栅电极中的每个偏移。第一上部电源配线可以电连接到第一下部电源配线和第二下部电源配线中的至少一条。上部配线可以从第一有源区域延伸到第二有源区域。上部配线可以不向外延伸超过第一单元边界或第二单元边界。
附图说明
[0007]图1示出框图，其示出根据本专利技术构思的一些示例实施方式的用于半导体设计的计算机系统。
[0008]图2示出流程图，其示出根据本专利技术构思的一些示例实施方式的设计和制造半导体器件的方法。
[0009]图3和图4示出布图，其示出通过图2的布图设计步骤设计的标准单元。
[0010]图5至图8示出布图平面图，其具体示出图2的方法中的对标准单元进行布局和布线的步骤。
[0011]图9示出平面图，其示出根据本专利技术构思的一些示例实施方式的半导体器件。
[0012]图10A、图10B、图10C、图10D和图10E示出分别沿着图9的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
[0013]图11A、图11B、图11C和图11D示出分别沿着图9的线A-A'、B-B'、C-C'和D-D'截取的截面图，其示出根据本专利技术构思的一些示例实施方式的半导体器件。
[0014]图12A至图12D、图13A、图13B和图14示出平面图，其示出根据本专利技术构思的一些示例实施方式的半导体器件。
具体实施方式
[0015]图1示出框图，其示出根据本专利技术构思的一些示例实施方式的用于半导体设计的计算机系统。参照图1，计算机系统可以包括中央处理单元(CPU)10、工作存储器30、输入/输
出(I/O)装置50和辅助存储70。计算机系统可以被提供为用于设计根据本专利技术构思的布图的专用设备。计算机系统可以配置为驱动用于设计和验证模拟的各种程序。
[0016]CPU 10可以允许计算机系统运行软件(例如应用程序、操作系统和装置驱动器)。CPU 10可以处理加载在工作存储器30中的操作系统。CPU 10可以运行基于操作系统驱动的各种应用程序。例如，CPU 10可以处理加载在工作存储器30中的布图设计工具32、布局和布线工具34和/或光学邻近校正(OPC)工具36。
[0017]操作系统或应用程序可以加载在工作存储器30中。当计算机系统被启动时，基于启动顺序，存储在辅助存储70中的操作系统映像(未示出)可以被加载到工作存储器30。计算机系统的整个输入/输出操作可以由操作系统支持。同样地，工作存储器30可以加载有用户所选择的或针对基本服务提供的应用程序。
[0018]用于布图设计的布图设计工具32可以从辅助存储70加载到工作存储器30。工作存储器30可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：在衬底上的逻辑单元，所述衬底包括在第一方向上彼此间隔开的第一有源区域和第二有源区域，所述逻辑单元包括：第一有源图案和第二有源图案，分别在所述第一有源区域和所述第二有源区域上，所述第一有源图案和所述第二有源图案的每个在与所述第一方向交叉的第二方向上延伸；多个栅电极，在所述第一方向上延伸并且每个横跨所述第一有源图案和所述第二有源图案；多条第一连接配线，在所述多个栅电极上的第一层间电介质层中，所述多条第一连接配线在所述第二方向上彼此平行地延伸；以及多条第二连接配线，在所述第一层间电介质层上的第二层间电介质层中，所述多条第二连接配线在所述第一方向上彼此平行地延伸，其中所述逻辑单元具有在所述第二方向上延伸的第一单元边界和第二单元边界，所述第一单元边界和第二单元边界在所述第一方向上彼此相反，其中所述多条第一连接配线包括：沿着所述第一单元边界延伸的第一下部电源配线；和沿着所述第二单元边界延伸的第二下部电源配线，以及其中所述多条第二连接配线包括：第一上部电源配线，与所述多个栅电极中的第一栅电极垂直地重叠；和上部配线，当在平面图中看时设置在所述第一栅电极和所述多个栅电极中的第二栅电极之间，其中所述第一上部电源配线电连接到所述第一下部电源配线和所述第二下部电源配线中的至少一条。2.根据权利要求1所述的半导体器件，其中所述上部配线从所述第一有源区域延伸到所述第二有源区域，并且所述上部配线不向外延伸超过所述第一单元边界或所述第二单元边界。3.根据权利要求1所述的半导体器件，其中所述上部配线不与所述多个栅电极中的任何一个垂直地重叠。4.根据权利要求1所述的半导体器件，其中，当在平面图中看时，所述上部配线在所述第二方向上从所述多个栅电极中的每个偏移。5.根据权利要求1所述的半导体器件，还包括在所述逻辑单元的至少一侧的分隔结构，其中所述分隔结构突出到所述第一有源图案和所述第二有源图案中的每个的上部中，并且其中所述多条第二连接配线还包括与所述分隔结构垂直地重叠的第二上部电源配线。6.根据权利要求1所述的半导体器件，还包括分别在所述第一有源图案的上部和所述第二有源图案的上部处的第一源极/漏极图案和第二源极/漏极图案，其中所述多条第一连接配线还包括在所述第一下部电源配线与所述第二下部电源配线之间的多条下部配线，其中所述多条下部配线中的第一下部配线电连接到所述第一源极/漏极图案或电连接到所述第二源极/漏极图案，并且
其中所述多条下部配线中的第二下部配线电连接到所述多个栅电极中的至少一个。7.根据权利要求6所述的半导体器件，其中所述多个栅电极在所述第二方向上以第一节距布置，所述多条下部配线在所述第一方向上以第二节距布置，所述多条第二连接配线在所述第二方向上以第三节距布置，所述第三节距小于所述第一节距，并且所述第三节距大于所述第二节距。8.根据权利要求1所述的半导体器件，其中所述多条第二连接配线还包括向外延伸超过所述第一单元边界和所述第二单元边界中的至少一个的布线配线。9.根据权利要求1所述的半导体器件，还包括覆盖所述第一有源图案的下部侧壁和所述第二有源图案的下部侧壁的器件隔离层，其中所述第一有源图案和所述第二有源图案中的每个的上部垂直地突出超过所述器件隔离层的顶表面。10.根据权利要求1所述的半导体器件，其中所述第一有源图案包括垂直地堆叠的多个第一沟道图案，所述第二有源图案包括垂直地堆叠的多个第二沟道图案，所述第一栅电极在所述多个第一沟道图案中的每个的顶表面、底表面和相反的侧壁上，并且所述第一栅电极在所述多个第二沟道图案中的每个的顶表面、底表面和相反的侧壁上。11.一种半导体器件，包括：逻辑单元，在衬底上，所述衬底包括PMOSFET区和NMOSFET区，所述PMOSFET区和所述NMOSFET区在第一方向上彼此间隔开，所述逻辑单元包括：分隔结构，在所述逻辑单元的至少一侧，所述分隔结构在所述第一方向上延伸并将所述逻辑单元与相邻的逻辑单元分隔开；多条第一连接配线，在所述逻辑单元中的第一层间电介质层中，所述多条第一连接配线在与所述第一方向交叉的第二方向上彼此平行地延伸；以及多条第二连接配线，在所述第一层间电介质层上的第二层间电介质层中，所述多条第二连接配线在所述第一方向上彼此平行地延伸，其中所述多条第一连接配线包...

【专利技术属性】
技术研发人员：金珍泰，金夏永，金信佑，裵武奎，李在夏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：