具有假晶高电子迁移率晶体管的单晶集成电路元件制造技术

一种具有假晶高电子迁移率晶体管的单晶集成电路元件，其包括一低夹止电压pHEMT和一高夹止电压pHEMT。在多层结构中的一萧基层包含至少三个半导体材料的层叠区域，其中两个相邻的层叠区域的每一者与另一者的材料不同且两者之间设有一层叠区域接面。pHEMT的每一者包括一栅极接触、一第一栅极金属层、一栅极沉降区域和一栅极沉降底边界。第一栅极金属层与萧基层的最上层层叠区域接触。栅极沉降区域位于第一栅极金属层下方。高夹止电压pHEMT的栅极沉降底边界位于萧基层的层叠区域接面的一者的上或下之内且比低夹止电压pHEMT的栅极沉降底边界更接近半导体基板。的栅极沉降底边界更接近半导体基板。的栅极沉降底边界更接近半导体基板。

【技术实现步骤摘要】
具有假晶高电子迁移率晶体管的单晶集成电路元件


[0001]本专利技术是有关一种由一个以上的假晶高电子迁移率晶体管(pseudomorphic high electron mobility transistors,pHEMTs)构成的单晶集成电路元件，特别是有关一种整片晶片中或不同晶片间本质上具有极高度均一性的夹止或临界电压的单晶积体栅极沉降假晶高电子迁移率晶体管。

技术介绍

[0002]栅极沉降或栅极埋入技术已广泛用于实现增强型(enhanchment
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mode/E
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mode)假晶高电子迁移率晶体管(以下简称为pHEMT)，增强型pHEMT的夹止电压或临界电压(以下使用夹止电压)为正值，这是因为栅极至通道之间的距离缩短所致。当晶体管外延结构及工艺被适当地设计时，栅极沉降技术的运用应包括但不该仅限于增强型pHEMT。栅极沉降技术要求精细地控制热处理工艺的温度及时间，以确保第一沉积的栅极金属能均匀且全面性地扩散进入萧基能障层。因此，对整片晶片中或不同晶片间，栅极沉降pHEMT具有高度一致的夹止电压，是本领域中最主要的需求。
[0003]在某些应用中，例如数位及偏压电路，需要多个具有不同夹止电压的pHEMT。举例来说，将一恒关(normally
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off)(正夹止电压)pHEMT和一恒开(normally
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on)(负夹止电压)pHEMT外延集成于同一基板上。图1揭示了由一空乏型(depletion
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mode/D
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mode)pHEMT D1和一增强型(enhanchment
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mode/E
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mode)pHEMT E1构成的一现有单晶集成电路元件。所述现有单晶集成电路元件包括一化合物半导体基板100和一外延结构110。生长于化合物半导体基板100上的外延结构110从下到上依序包括一缓冲层111、一通道层112、一萧基层113、一萧基接触层114、一第一刻蚀终止层115、一第一导电层116、一第二刻蚀终止层117和一第二导电层118。空乏型/增强型pHEMT的源极电极101/103和漏极电极102/104形成于第二导电层118上。一凹槽底部由萧基接触层114定义的栅极凹槽108是位于空乏型pHEMT的源极电极101和漏极电极102之间。一凹槽底部由萧基层113定义的栅极凹槽109是位于增强型pHEMT的源极电极103和漏极电极104之间。空乏型pHEMT的栅极电极120是沉积于栅极凹槽108中的萧基接触层114上。增强型pHEMT的栅极电极130是沉积于栅极凹槽109中的萧基层113上。如图1所示，空乏型和增强型pHEMT的栅极电极是形成于不同的半导体层上。这表示对现有单晶集成电路元件中的空乏型和增强型pHEMT两者需要额外的光刻和刻蚀步骤。
[0004]图2揭示了由一空乏型pHEMT D1和一增强型pHEMT E1构成的另一个现有单晶集成电路元件。如图2所示，空乏型和增强型pHEMT两者皆以栅极沉降技术制作。所述单晶集成电路元件包括一化合物半导体基板200和一外延结构210。生长于化合物半导体基板200上的外延结构210从下到上依序包括一缓冲层211、一通道层212、一第一萧基能障层213、一第一刻蚀终止层214、一第二萧基能障层215、一第二刻蚀终止层216和一欧姆接触层217。空乏型/增强型pHEMT的源极电极201/203和漏极电极202/204形成于欧姆接触层217上。一凹槽底部由第二萧基能障层215定义的栅极凹槽208是位于空乏型pHEMT的源极电极201和漏极电极202之间。一凹槽底部由第一萧基能障层213定义的栅极凹槽209是位于增强型pHEMT的
源极电极203和漏极电极204之间。空乏型pHEMT的栅极电极220是沉积于栅极凹槽208中的第二萧基能障层215上。增强型pHEMT的栅极电极230是沉积于栅极凹槽209中的第一萧基能障层213上。一栅极沉降区域221/231是位于空乏型/增强型pHEMT的栅极电极220/230下方。在图2所示现有单晶集成电路元件中，空乏型pHEMT和增强型pHEMT个别的栅极电极是形成于不同的萧基层上。这表示需要额外的光刻和刻蚀步骤来形成空乏型和增强型pHEMT的栅极凹槽208、209，导致在pHEMT工艺中产生额外的成本及复杂性。最重要的是，第一、第二萧基能障层213、215经刻蚀的表面可能会造成缺陷和表面态，其可能劣化晶体管特性并使pHEMT夹止电压偏移目标值。
[0005]此外，图2的现有单晶集成电路元件在控制空乏型pHEMT和增强型pHEMT个别的夹止电压会遭遇严重的问题。实际上不可能将空乏型/增强型pHEMT栅极沉降区域221/231的底边界完美地控制在萧基能障层的一特定的狭窄区域内。这个事实可归因于整片晶片中或不同晶片间栅极电极的厚度不一致，以及热处理的温度和时间的不一致。这些不良效应使得整片晶片中晶体管的夹止电压产生高度差异。
[0006]因此，非常需要一个新的设计来达到整片晶片中或不同晶片间本质上具有极高度均一性的夹止电压的单晶积体栅极沉降pHEMT。

技术实现思路

[0007]为了在具有一个以上栅极沉降pHEMT的单晶集成电路元件中达到预期的夹止电压均一性，本专利技术实施一种由半导体层堆叠的复合萧基层结构。藉由控制栅极金属的沉降深度至萧基层堆叠的半导体层中的一特定接面，可显著降低整片晶片中或不同晶片间夹止电压的差异。此外，在单晶集成电路元件中每个pHEMT的夹止电压可调整为任何(正或负)想要的值。因此，本专利技术提供一种由一低夹止电压pHEMT和一高夹止电压pHEMT所构成的多层结构的单晶集成电路元件，其中该多层结构包括一半导体基板，其上叠合该低夹止电压pHEMT和该高夹止电压pHEMT共用的多层外延半导体层，该多层外延半导体层包括一缓冲层，该缓冲层上叠合一通道层，该通道层上叠合一萧基层，而该萧基层上叠合一第一覆盖层。该萧基层从下到上包括至少三个半导体材料的层叠区域，其中两个相邻的层叠区域的每一者与另一者的材料不同，且两者之间设有一层叠区域接面，其中该层叠区域接面的任两者至该半导体基板的距离不同。该低夹止电压pHEMT和该高夹止电压pHEMT的源极接触和漏极接触耦合于该第一覆盖层。该低夹止电压pHEMT和该高夹止电压pHEMT的每一者包括一栅极接触、一第一栅极金属层、一栅极沉降区域和一栅极沉降底边界。该低夹止电压pHEMT和该高夹止电压pHEMT个别的栅极接触耦合于该萧基层，其中该低夹止电压pHEMT和该高夹止电压pHEMT个别的第一栅极金属层与该萧基层的最上层层叠区域接触。该低夹止电压pHEMT的栅极沉降区域和该高夹止电压pHEMT的栅极沉降区域分别位于该低夹止电压pHEMT和该高夹止电压pHEMT的第一栅极金属层下方。该低夹止电压pHEMT和该高夹止电压pHEMT个别的栅极沉降底边界是位于该萧基层内，其中该高夹止电压pHEMT的栅极沉降底边界比该低夹止电压pHEMT的栅极沉降底边界更接近该半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，其包括：在一多层结构中的一第一假晶高电子迁移率晶体管和一第二假晶高电子迁移率晶体管；其中所述多层结构包括一半导体基板，其上叠合所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管共用的多层外延半导体层，所述多层外延半导体层包括一缓冲层，所述缓冲层上叠合一通道层，所述通道层上叠合一萧基层，所述萧基层上叠合一第一覆盖层；其中所述萧基层从下到上包括至少三个半导体材料的层叠区域，其中两个相邻的层叠区域的每一者与另一者的材料不同，且两者之间设有一层叠区域接面，其中所述层叠区域接面的任两者至所述半导体基板的距离不同；其中所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管的源极接触和漏极接触耦合于所述第一覆盖层；其中所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管的每一者包括一栅极接触、一第一栅极金属层、一栅极沉降区域和一栅极沉降底边界；其中所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的栅极接触耦合于所述萧基层，其中所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的第一栅极金属层与所述萧基层的最上层层叠区域接触；其中所述第一假晶高电子迁移率晶体管的栅极沉降区域和所述第二假晶高电子迁移率晶体管的栅极沉降区域分别位于所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管的第一栅极金属层下方；其中所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的栅极沉降底边界是位于所述萧基层内，其中所述第二假晶高电子迁移率晶体管的栅极沉降底边界比所述第一假晶高电子迁移率晶体管的栅极沉降底边界更接近所述半导体基板，且所述第二假晶高电子迁移率晶体管的栅极沉降底边界是位于所述萧基层的层叠区域接面的一者的上或下之内。2.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管的栅极沉降底边界是位于所述萧基层的层叠区域接面的一者的上或下之内。3.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第二假晶高电子迁移率晶体管的栅极沉降底边界是位于所述萧基层的层叠区域接面的一者处。4.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管的栅极沉降底边界是位于所述萧基层的层叠区域接面的一者处。5.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，在所述萧基层任两个相邻的层叠区域中，由AlGaAs为基底的半导体材料构成的层叠区域与由InGaP为基底的半导体材料构成的另一层叠区域交替层叠，其中所述
AlGaAs为基底的半导体材料包括AlGaAs、AlGaAsP和InAlGaAs中的至少一者，而所述InGaP为基底的半导体材料包括InGaP、InGaPAs和AlInGaP中的至少一者。6.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述多层外延半导体层更包括一第一接触层，所述第一接触层是与所述萧基层的所述最上层层叠区域的一上表面接触，且所述第一覆盖层是形成于所述第一接触层上，所述第一接触层包括GaAs、AlGaAs、AlGaAsP、InAlGaAs、InGaP、InGaAsP和InAlGaP中的至少一者，且所述第一接触层与所述萧基层的所述最上层层叠区域的材料不同。7.根据权利要求6所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的第一栅极金属层与所述第一接触层接触。8.根据权利要求1所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的第一栅极金属层包括钼、钨、硅化钨、钛、铱、钯、铂、镍、钴、铬、钌、锇、铑、钽、氮化钽、铝和铼中的至少一者。9.根据权利要求8所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的第一栅极金属层是由不同的材料制成。10.根据权利要求8所述的具有栅极沉降假晶高电子迁移率晶体管的单晶集成电路元件，其特征在于，所述第一假晶高电子迁移率晶体管和所述第二假晶高电子迁移率晶体管个别的第一栅极金属层是由相...

【专利技术属性】
技术研发人员：钟荣涛，张家铭，曾隆镒，林彦丞，
申请(专利权)人：稳懋半导体股份有限公司，
类型：发明
国别省市：