半导体存储装置制造方法及图纸

实施方式提供一种能够提高成品率的半导体存储装置。根据实施方式，半导体存储装置包括：基板(100)，包括包含存储单元阵列(10)的第一区域(MR)、包含控制存储单元阵列的电路(13)的第二区域(PR)、将第一区域与第二区域分开的第三区域(BR)以及包围第三区域的第四区域(ER)；第一晶体管(TR)，设于第二区域；第二晶体管(DT1a)，在第三区域中，设于第一区域与第一晶体管之间；第三晶体管(DT1b)，在第三区域中，设于第一晶体管与第二晶体管之间；以及第一绝缘层(55)，包括设于第一至第三晶体管的上方的第一部分、以及在第二晶体管与第三晶体管之间与基板相接的第二部分(PW1)。与基板相接的第二部分(PW1)。与基板相接的第二部分(PW1)。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享受以日本专利申请2019－192722号(申请日：2019年10月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND型闪存。

技术实现思路

[0005]实施方式提供一种能够提高成品率的半导体存储装置。
[0006]实施方式的半导体存储装置包括：基板，包括包含存储单元阵列的第一区域、包含控制存储单元阵列的电路的第二区域、将第一区域与第二区域分开的第三区域以及包围第三区域的第四区域；第一晶体管，设于第二区域；第二晶体管，在第三区域中，设于第一区域与第一晶体管之间，栅极处于非电连接状态；第三晶体管，在第三区域中，设于第一晶体管与第二晶体管之间，栅极处于非电连接状态；以及第一绝缘层，包括设于第一至第三晶体管的上方的第一部分、以及在第二晶体管与第三晶体管之间与基板相接的第二部分。
附图说明
[0007]图1是第一实施方式的半导体存储装置的框图。
[0008]图2是表示第一实施方式的半导体存储装置的平面布局的一个例子的图。
[0009]图3是图2的区域A1的放大图。
[0010]图4是图2的区域A2的放大图。
[0011]图5是沿着图2的I－I
’
线的剖面图。
[0012]图6是沿着图2的II－II
’
线的剖面图。
[0013]图7是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0014]图8是表示第一实施方式的半导体存储装置的存储区域的平面布局的一个例子的图。
[0015]图9是沿着图8的III－III
’
的剖面图。
[0016]图10是第一实施方式的半导体存储装置中的存储器柱的俯视图。
[0017]图11是沿着图8的IV－IV
’
的剖面图。
[0018]图12是表示第一实施方式的半导体存储装置的制造工序的剖面图。
[0019]图13是表示第一实施方式的半导体存储装置的制造工序的剖面图。
[0020]图14是表示第一实施方式的半导体存储装置的制造工序的剖面图。
[0021]图15是表示第二实施方式的半导体存储装置的平面布局的一个例子的图。
[0022]图16是图15的区域A1的放大图。
[0023]图17是表示第三实施方式的第一例的半导体存储装置的平面布局的一个例子的图。
[0024]图18是图17的区域A2的放大图。
[0025]图19是表示第三实施方式的第二例的半导体存储装置的平面布局的一个例子的图。
[0026]图20是图19的区域A2的放大图。
[0027]图21是表示第三实施方式的第三例的半导体存储装置的平面布局的一个例子的图。
[0028]图22是图21的区域A2的放大图。
[0029]图23是表示第四实施方式的半导体存储装置的平面布局的一个例子的图。
[0030]附图标记说明
[0031]1…
半导体存储装置，2
…
存储器控制器，10
…
存储单元阵列，11
…
指令寄存器，12
…
地址寄存器，13
…
定序器，14
…
读出放大器模块，15
…
驱动器模块，16
…
行解码器模块，20、50
…
p型阱区域，21、51
…
n
+
型扩散层区域，22、30～37、42、52～56、63、64
…
绝缘层，23～29、61、62
…
导电体层，40
…
半导体层，41
…
隧道绝缘膜，43
…
阻挡绝缘膜，60
…
栅极绝缘膜，70
…
抗蚀剂，100
…
半导体基板，AM
…
对准标记，BL
…
位线，BLK
…
区块，CS1、CS2a、CS2b、CS3
…
接触插塞，CS2a－1～CS2a－5
…
直线部分，CS2b－1～CS2b－5
…
直线部分，DGC1a、DGC1b、DGC2a、DGC2b
…
虚设栅极，DT0、DT1a、DT1b、DT2a、DT2b、DT3
…
虚设晶体管，MT
…
存储单元晶体管，PW
…
切断部，SGD
…
选择栅极线，ST1、ST2
…
选择晶体管，SU
…
串单元，TR
…
晶体管，WL
…
字线。
具体实施方式
[0032]以下，参照附图对实施方式进行说明。实施方式例示了用于将专利技术的技术构思具体化的装置、方法。附图是示意性或者概念性的，各附图的尺寸以及比率等并不一定与现实相同。本专利技术的技术构思并不通过构成要素的形状、结构、配置等来确定。
[0033]另外，在以下的说明中，对具有大致相同的功能以及构成的构成要素标注相同的附图标记。构成参照附图标记的文字后的数字被包含相同文字的参照附图标记参照，并且为了区分具有相同的构成的要素彼此而使用。在不需要相互区分包含相同文字的参照附图标记所表示的要素的情况下，这些要素分别通过仅包含文字的参照附图标记而被参照。
[0034]1.第一实施方式
[0035]对第一实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，以存储单元晶体管三维层叠于半导体基板上的三维层叠型NAND型闪存为例进行说明。
[0036]1.1构成
[0037]1.1.1半导体存储装置的整体构成
[0038]首先，使用图1对半导体存储装置的整体构成的一个例子进行说明。图1示出了半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪存，能够由外部的存储器控制器2控制。
[0039]如图1所示，半导体存储装置1例如包括存储单元阵列10、指令寄存器11、地址寄存
器12、定序器(Sequencer)13、读出放大器模块(sensor amplifier module)14、驱动器模块15、以及行解码器模块16。
[0040]存储单元阵列10包括多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够将数据非易失性地存储的多个存储单元晶体管的集合，例如被用作数据的删除单位。另外，在存储单元阵列10设置多条位线以及多条字线。各存储单元晶体管例如与一条位线和一条字线相关联。关于存储单元阵列10的详细构成之后进行叙述。
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【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：基板，包括：第一区域，包含存储单元阵列；第二区域，包含控制所述存储单元阵列的电路；第三区域，将所述第一区域与所述第二区域分开；以及第四区域，包围所述第三区域；第一晶体管，设于所述第二区域；第二晶体管，在所述第三区域中，设于所述第一区域与所述第一晶体管之间，栅极处于非电连接状态；第三晶体管，在所述第三区域中，设于所述第一晶体管与所述第二晶体管之间，栅极处于非电连接状态；以及第一绝缘层，包括第一部分和第二部分，该第一部分设于所述第一晶体管至第三晶体管的上方，该第二部分在所述第二晶体管与所述第三晶体管之间与所述基板相接。2.如权利要求1所述的半导体存储装置，所述第二晶体管具有包围所述第一区域的环状的栅极，所述第二部分以包围所述第二晶体管的方式设置，所述第三晶体管具有包围所述第二部分的环状的栅极。3.如权利要求2所述的半导体存储装置，所述半导体存储装置还具备多个第一接触插塞，该多个第一接触插塞在所述第三区域中设于所述第一区域与所述第二晶体管之间，所述第二晶体管的所述栅极具有第一突出部分，该第一突出部分在与面对所述第二部分的第一面对置的第二面上配置在所述多个第一接触插塞之间，并朝向所述第一区域延伸。4.如权利要求1至3中任一项所述的半导体存储装置，所述半导体存储装置还具备：第四晶体管，在所述第三区域中设于所述第二区域与所述第四区域之间，栅极处于非电连接状态；第五晶体管，在所述第三区域中设于所述第四晶体管与所述第四区域之间，栅极处于非电连接状态；第二接触插塞，在所述第三区域中所述第二区域与所述第四晶体管之间设于；以及第三接触插塞，在所述第三区域中设于所述第五晶体管与所述第四区域之间，所述第一绝缘层还包括第三部分，该第三部分在所述第四晶体管与所述第五晶体管之间与所述基板相接。5.如权利要求4所述的半导体存储装置，所述第四晶体管的所述栅极具有包围所述第一区域及第二区域的环状形状，所述第三部分以包围所述第四晶体管的方式设置，所述第五晶体管的所述栅极具有包围所述第三部分的环状形状。6.如权利要求5所述的半导体存储装置，所述第四晶体管的所述栅极具有第二突出部分，该第二突出部分在与面对所述第三部分的第三面对置的第四面上，向远离所述第三部分的方向延伸，所述第五晶...

【专利技术属性】
技术研发人员：山北茂洋，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：