半导体存储装置制造方法及图纸

实施方式提供一种能够提高成品率的半导体存储装置。根据实施方式，半导体存储装置包括：基板(100)，包括包含存储单元阵列(10)的第一区域(MR)、包含控制存储单元阵列的电路(13)的第二区域(PR)、将第一区域与第二区域分开的第三区域(BR)以及包围第三区域的第四区域(ER)；第一晶体管(TR)，设于第二区域；第二晶体管(DT1a)，在第三区域中，设于第一区域与第一晶体管之间；第三晶体管(DT1b)，在第三区域中，设于第一晶体管与第二晶体管之间；以及第一绝缘层(55)，包括设于第一至第三晶体管的上方的第一部分、以及在第二晶体管与第三晶体管之间与基板相接的第二部分(PW1)。与基板相接的第二部分(PW1)。与基板相接的第二部分(PW1)。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享受以日本专利申请2019－192722号(申请日：2019年10月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND型闪存。

技术实现思路

[0005]实施方式提供一种能够提高成品率的半导体存储装置。
[0006]实施方式的半导体存储装置包括：基板，包括包含存储单元阵列的第一区域、包含控制存储单元阵列的电路的第二区域、将第一区域与第二区域分开的第三区域以及包围第三区域的第四区域；第一晶体管，设于第二区域；第二晶体管，在第三区域中，设于第一区域与第一晶体管之间，栅极处于非电连接状态；第三晶体管，在第三区域中，设于第一晶体管与第二晶体管之间，栅极处于非电连接状态；以及第一绝缘层，包括设于第一至第三晶体管的上方的第一部分、以及在第二晶体管与第三晶体管之间与基板相接的第二部分。
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【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：基板，包括：第一区域，包含存储单元阵列；第二区域，包含控制所述存储单元阵列的电路；第三区域，将所述第一区域与所述第二区域分开；以及第四区域，包围所述第三区域；第一晶体管，设于所述第二区域；第二晶体管，在所述第三区域中，设于所述第一区域与所述第一晶体管之间，栅极处于非电连接状态；第三晶体管，在所述第三区域中，设于所述第一晶体管与所述第二晶体管之间，栅极处于非电连接状态；以及第一绝缘层，包括第一部分和第二部分，该第一部分设于所述第一晶体管至第三晶体管的上方，该第二部分在所述第二晶体管与所述第三晶体管之间与所述基板相接。2.如权利要求1所述的半导体存储装置，所述第二晶体管具有包围所述第一区域的环状的栅极，所述第二部分以包围所述第二晶体管的方式设置，所述第三晶体管具有包围所述第二部分的环状的栅极。3.如权利要求2所述的半导体存储装置，所述半导体存储装置还具备多个第一接触插塞，该多个第一接触插塞在所述第三区域中设于所述第一区域与所述第二晶体管之间，所述第二晶体管的所述栅极具有第一突出部分，该第一突出部分在与面对所述第二部分的第一面对置的第二面上配置在所述多个第一接触插塞之间，并朝向所述第一区域延伸。4.如权利要求1至3中任一项所述的半导体存储装置，所述半导体存储装置还具备：第四晶体管，在所述第三区域中设于所述第二区域与所述第四区域之间，栅极处于非电连接状态；第五晶体管，在所述第三区域中设于所述第四晶体管与所述第四区域之间，栅极处于非电连接状态；第二接触插塞，在所述第三区域中所述第二区域与所述第四晶体管之间设于；以及第三接触插塞，在所述第三区域中设于所述第五晶体管与所述第四区域之间，所述第一绝缘层还包括第三部分，该第三部分在所述第四晶体管与所述第五晶体管之间与所述基板相接。5.如权利要求4所述的半导体存储装置，所述第四晶体管的所述栅极具有包围所述第一区域及第二区域的环状形状，所述第三部分以包围所述第四晶体管的方式设置，所述第五晶体管的所述栅极具有包围所述第三部分的环状形状。6.如权利要求5所述的半导体存储装置，所述第四晶体管的所述栅极具有第二突出部分，该第二突出部分在与面对所述第三部分的第三面对置的第四面上，向远离所述第三部分的方向延伸，所述第五晶...

【专利技术属性】
技术研发人员：山北茂洋，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：