一种功率半导体器件及其制作方法技术

本发明专利技术涉及半导体技术领域，具体涉及一种功率半导体器件及其制作方法，所述功率半导体器件包括N基体和中间P+层，所述N基体的顶部两端均设有有源区N+层和包裹所述有源区N+层的P区，所述P区包括沟道P

【技术实现步骤摘要】
一种功率半导体器件及其制作方法


[0001]本专利技术涉及半导体
，具体涉及一种功率半导体器件及其制作方法。

技术介绍

[0002]由于SiC材料与Si材料相比，具有10倍的临界击穿电场，在设计同等电压等级的MOSFET器件时，器件漂移区的厚度可以大大降低，掺杂浓度也可以提高，器件的漂移区电阻可以降低1000倍，因此SiC成为开发高压功率MOSFET器件时非常诱人的半导体材料。
[0003]但是在以SiC作为半导体材料的MOSFET器件中，栅氧的最大电场承受能力较低，在漏源施加高反向电压后容易损坏。而且，由于平面型SiC功率MOSFET器件存在JFET电阻，现有技术中一般将栅的宽度设计的较大，造成在漏极反向施压后，栅中间部分承受了较高的电场强度，容易损坏。

技术实现思路

[0004]本专利技术为解决现有技术中MOSFET器件栅的宽度较大，造成在漏极反向施压后栅氧容易损坏的技术问题，提出了一种功率半导体器件，能够在漏极施压时降低栅氧承受的电场强度，减小栅氧被击穿的几率，提高器件的可靠性。
[0005]本专利技术的技术方案：
[0006]一种功率半导体器件，包括：
[0007]N基体，所述N基体的顶部两端均设有有源区N+层和包裹所述有源区N+层的P区；
[0008]P区，所述P区包括沟道P
‑
层，所述沟道P
‑
层被配置在所述有源区N+层的内侧；
[0009]栅氧化层，所述栅氧化层被配置在所述N基体的表面中部，并覆盖到所述有源区N+层；
[0010]中间P+层，所述中间P+层被配置在两个所述P区之间，且与两个所述P区相连。
[0011]进一步地，所述中间P+层为多个，间隔地沿垂直于所述功率半导体器件的元胞结构截面的方向排布。
[0012]可选地，所述中间P+层包括第一中间P+层和第二中间P+层，所述第一中间P+层被配置在两个所述沟道P
‑
层之间，所述第二中间P+层由所述沟道P
‑
层经过高掺杂形成。
[0013]可选地，所述P区还包括被配置在所述有源区N+层外侧的P+1层和被配置在所述有源区N+层底部的P+2层，所述中间P+层被配置在两个所述P+2层之间，且与两个所述P+2层连接。
[0014]优选地，所述N基体包括N+衬底和在所述N+衬底上外延形成的N
‑
漂移区，所述N
‑
漂移区顶部中间位置还设有中间N+层。
[0015]优选地，所述N基体的材料为SiC。
[0016]本专利技术的另一方面，提供一种上述功率半导体器件的制作方法，所述中间P+层由以下步骤形成：采用光刻和离子注入工艺，光刻定义出中间P+层区域，注入铝离子，形成所述中间P+层。这样，本专利技术的中间P+层位于器件上部区域，如此使得中间P+层的注入工艺简
单，容易实现，尤其在SiC材料的器件中，深度越深，离子注入的难度越大，而本专利技术很好地解决了该问题。
[0017]可选地，还包括以下步骤：
[0018]采用外延工艺，在N+衬底表面外延一层所需厚度的N
‑
外延层和P
‑
外延层，形成N基体；
[0019]采用光刻和离子注入工艺，光刻定义出中间N+层区域，利用注入不同能量氮离子或磷离子，使P
‑
外延层中的中间N+层对应的区域补偿为N型掺杂形成中间N+层。这样，首先通过外延工艺外延出P
‑
外延层，然后再在该P
‑
外延层上注入相应的N型半导体杂质形成中间N+层。
[0020]可选地，还包括以下步骤：
[0021]采用外延工艺，在N+衬底表面外延一层所需厚度的N
‑
外延层，形成N基体；
[0022]采用光刻和离子注入工艺，光刻定义出沟道P
‑
层区域，注入铝离子，形成沟道P
‑
层；
[0023]采用光刻和离子注入工艺，光刻定义出中间N+层区域，利用注入不同能量氮离子或磷离子，形成中间N+层。这样，在N
‑
外延层上注入离子形成沟道P
‑
层和中间N+层。
[0024]进一步地，还包括以下步骤：
[0025]采用光刻和离子注入工艺，光刻定义出需要注入的P+1层，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+1层；
[0026]采用光刻和离子注入工艺，光刻定义出需要注入的P+2层，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+2层；
[0027]采用光刻和离子注入工艺，光刻定义出需要注入的区域，利用注入不同能量氮离子或磷离子相应区域，形成有源区N+层；
[0028]采用热氧化工艺，在N基体表面使用热氧化生长一层氧化层，形成栅氧化层；
[0029]采用淀积工艺，在栅氧化层上面淀积一层多晶硅，形成多晶硅栅；
[0030]采用光刻和刻蚀工艺，光刻定义出不同的多晶硅栅区域，并刻蚀掉不需要的多晶硅；
[0031]采用淀积工艺，在多晶硅栅表面淀积一层绝缘介质层，作为多晶硅栅与金属的电隔离；
[0032]采用光刻和刻蚀工艺，光刻定义出有源层孔层和不同多晶硅栅上的孔层，并刻蚀掉不需要的绝缘介质层；
[0033]采用淀积工艺，在绝缘介质层上淀积一层金属；
[0034]采用光刻和刻蚀工艺，光刻定义出有源层金属区域和栅极金属区域，进行刻蚀，形成器件的有源区电极和栅极电极。
[0035]采用上述技术方案后，本专利技术与现有技术相比，具有以下有益效果：本专利技术的功率半导体器件在栅氧化层的下方间隔设置有中间P+层，此中间P+层与有源区相连，在漏源反向施加电压后，可以减小栅氧化层的电场强度，减小栅氧化层被击穿的几率，提高器件的可靠性，尤其适用于采用SiC等第三代半导体材料制作的功率器件。同时，此中间P+层还可以设计成埋层方案，这样在降低器件反向施加电压时栅氧化层的电场强度的同时，还不减少器件的沟道密度。
附图说明
[0036]图1为现有技术中的平面MOSFET的截面结构示意图；
[0037]图2为图1中平面MOSFET结构(不包括多晶硅栅和绝缘介质层)的俯视图；
[0038]图3为实施例一中平面MOSFET结构(不包括多晶硅栅和绝缘介质层)的俯视图；
[0039]图4a为图3中A1
‑
A1
’
的截面结构示意图；
[0040]图4b为图3中A2
‑
A2
’
的截面结构示意图；
[0041]图5a为图3中B1
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B1
’
的截面结构示意图；
[0042]图5b为图3中B2
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B2
’
的截面结构示意图；
[0043]图5c为图3中B3
‑
B3
’
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【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：N基体(1)，所述N基体(1)的顶部两端均设有有源区N+层(2)和包裹所述有源区N+层(2)的P区(3)；P区(3)，所述P区(3)包括沟道P
‑
层(31)，所述沟道P
‑
层(31)被配置在所述有源区N+层(2)的内侧；栅氧化层(5)，所述栅氧化层(5)被配置在所述N基体(1)的表面中部，并覆盖到所述有源区N+层(2)；中间P+层(4)，所述中间P+层(4)被配置在两个所述P区(3)之间，且与两个所述P区(3)相连。2.根据权利要求1所述的功率半导体器件，其特征在于，所述中间P+层(4)为多个，间隔地沿垂直于所述功率半导体器件的元胞结构截面的方向排布。3.根据权利要求1或2所述的功率半导体器件，其特征在于，所述中间P+层(4)包括第一中间P+层和第二中间P+层，所述第一中间P+层被配置在两个所述沟道P
‑
层(31)之间，所述第二中间P+层由所述沟道P
‑
层(31)经过高掺杂形成。4.根据权利要求1或2所述的功率半导体器件，其特征在于，所述P区(3)还包括被配置在所述有源区N+层(2)外侧的P+1层(32)和被配置在所述有源区N+层(2)底部的P+2层(33)，所述中间P+层(4)被配置在两个所述P+2层(33)之间，且与两个所述P+2层(33)连接。5.根据权利要求1所述的功率半导体器件，其特征在于，所述N基体(1)包括N+衬底(11)和在所述N+衬底(11)上外延形成的N
‑
漂移区(12)，所述N
‑
漂移区(12)顶部中间位置还设有中间N+层(13)。6.根据权利要求1所述的功率半导体器件，其特征在于，所述N基体(1)的材料为SiC。7.一种功率半导体器件的制作方法，所述功率半导体器件包括N基体(1)和中间P+层(4)，所述N基体(1)的顶部两端均设有有源区N+层(2)和包裹所述有源区N+层(2)的P区(3)，所述中间P+层(4)被配置在两个所述P区(3)之间，且与两个所述P区(3)相连，其特征在于，所述中间P+层(4)由以下步骤形成：采用光刻和离子注入工艺，光刻定义出中间P+层(4)区域，注入铝离子，形成所述...

【专利技术属性】
技术研发人员：张景超，戚丽娜，林茂，井亚会，赵善麒，
申请(专利权)人：江苏宏微科技股份有限公司，
类型：发明
国别省市：