【技术实现步骤摘要】
包括具有硅化物层的串选择线栅电极的三维存储器件
本公开涉及包括具有硅化物层的串选择线栅电极的三维存储器件。
技术介绍
随着三维存储器件的存储单元和字线的堆叠高度增加，提出了通过另外的工艺形成串选择线的技术。因为通过这些另外的工艺形成的所提出的串选择线由具有比金属的电阻高得多的电阻的多晶硅制成，所以所形成的三维存储器件可能难以实现低功率和高速操作。
技术实现思路
本公开的示例性实施方式提供了包括具有低电阻的串选择线栅电极的三维存储器件和制造该三维存储器件的方法。根据本公开的一示例性实施方式的一种三维存储器件可以包括：衬底；设置在衬底上的单元堆叠；设置在单元堆叠上的串选择线栅电极；垂直地穿透单元堆叠的下垂直沟道结构；上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；以及设置在上垂直沟道结构上的位线。串选择线栅电极可以包括下串选择线栅电极和形成在下串选择线栅电极的上表面上的上串选择线栅电极。下串选择线栅电极可以包括N-掺杂的多晶硅。上串选择线栅电极可以包括硅化物。根据本公开的一示...
【技术保护点】
1.一种三维存储器件，包括：/n衬底；/n设置在所述衬底上的单元堆叠；/n设置在所述单元堆叠上的串选择线栅电极；/n垂直地穿透所述单元堆叠的下垂直沟道结构；/n上垂直沟道结构，其垂直地穿透所述串选择线栅电极并且连接到所述下垂直沟道结构；以及/n设置在所述上垂直沟道结构上的位线，/n其中所述串选择线栅电极包括下串选择线栅电极和形成在所述下串选择线栅电极的上表面上的上串选择线栅电极，/n所述下串选择线栅电极包括N-掺杂的多晶硅，以及/n所述上串选择线栅电极包括硅化物。/n
【技术特征摘要】
20190924 KR 10-2019-01172851.一种三维存储器件，包括：
衬底；
设置在所述衬底上的单元堆叠；
设置在所述单元堆叠上的串选择线栅电极；
垂直地穿透所述单元堆叠的下垂直沟道结构；
上垂直沟道结构，其垂直地穿透所述串选择线栅电极并且连接到所述下垂直沟道结构；以及
设置在所述上垂直沟道结构上的位线，
其中所述串选择线栅电极包括下串选择线栅电极和形成在所述下串选择线栅电极的上表面上的上串选择线栅电极，
所述下串选择线栅电极包括N-掺杂的多晶硅，以及
所述上串选择线栅电极包括硅化物。
2.根据权利要求1所述的三维存储器件，其中
所述下垂直沟道结构包括：
下间隙填充图案；
围绕所述下间隙填充图案的侧壁的下沟道层；以及
围绕所述下沟道层的侧壁的存储层，
所述上垂直沟道结构包括：
上间隙填充图案；
围绕所述上间隙填充图案的侧壁的上沟道层；以及
围绕所述上沟道层的侧壁的绝缘衬垫，以及
所述上垂直沟道结构包括具有第一宽度的下部和具有第二宽度的上部，且所述第一宽度大于所述第二宽度。
3.根据权利要求2所述的三维存储器件，其中所述上沟道层包括：
与所述绝缘衬垫接触的第一上沟道层；
与所述下垂直沟道结构的所述存储层接触的第二上沟道层；以及
与所述下垂直沟道结构的所述下间隙填充图案接触的第三上沟道层。
4.根据权利要求3所述的三维存储器件，其中
所述第一上沟道层和所述第二上沟道层垂直地延伸，以及
所述第三上沟道层水平地延伸。
5.根据权利要求4所述的三维存储器件，其中所述下沟道层和所述第二上沟道层垂直地对准。
6.根据权利要求3所述的三维存储器件，其中所述上间隙填充图案包括：
由所述第一上沟道层围绕的上部；以及
由所述第二上沟道层围绕的下部，
其中所述上间隙填充图案的所述上部具有第三宽度，所述第三宽度比所述上间隙填充图案的所述下部的第四宽度窄。
7.根据权利要求6所述的三维存储器件，还包括形成在所述上间隙填充图案的所述下部中的空隙。
8.根据权利要求3所述的三维存储器件，其中所述第三上沟道层设置在所述下间隙填充图案与所述上间隙填充图案之间。
9.根据权利要求1所述的三维存储器件，其中所述上串选择线栅电极包括：
与所述上垂直沟道结构相邻的突出部分；以及
与所述上垂直沟道结构间隔开的凹入部分，
其中所述突出部分在俯视图中具有光盘形状。
10.根据权利要求1所述的三维存储器件，还包括设置在所述上垂直沟道结构与所述位线之间的垫图案，
其中所述垫图案包括包含N-掺杂的多晶硅的下垫图案和包含硅化物的上垫图案。
11.根据权利要求10所述的三维存储器件，其中所述位线与所述上垫图案直接接触。
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【专利技术属性】
技术研发人员：金森宏治，姜书求，安钟善，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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