一种降低JFET区和积累区电阻的VDMOS结构及方法技术

本发明专利技术提供了一种降低JFET区和积累区电阻的VDMOS结构及方法，属于VDMOS器件技术领域，该一种降低JFET区和积累区电阻的VDMOS结构包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。

【技术实现步骤摘要】
一种降低JFET区和积累区电阻的VDMOS结构及方法
本专利技术属于VDMOS器件
，具体而言，涉及一种降低JFET区和积累区电阻的VDMOS结构及方法。
技术介绍
在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的-N漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。然而，目前器件的耐压与N漂移区的电阻率和N漂移区的厚度正相关，而器件的导通电阻则与N漂移区的电阻率和N漂移区的厚度负相关，因此会导致器件在耐压与导通电阻两项指标上相互制约，当击穿电压(即BV)一定时，会很难通过调整N漂移区的电阻率来优化导通电阻。
技术实现思路
本专利技术实施例提供了一种降低JFET区和积累区电阻的VDMOS结构及方法，其目的在于解决现有的JFET区和积累区导通电阻难以优化的问题。鉴于上述问题，本专利技术提出的技术方案是：本专利技术提供一种降低JFET区和积累区电阻的VDMOS结构，包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极的外侧设置有介质氧化层，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区的连接处设置有第二N+有源区，并在所述第二N+有源区的下方保留JFET区，所述P形基区的顶部沿横向排布有第一N+有源区、P+有源区和第一N+有源区，两个所述第一N+有源区之间形成连接孔，所述第一N+有源区、所述多晶硅栅注入窗口和所述介质氧化层的上方均形成有介质区，所述介质区的上方设置有源级金属，所述源级金属的一端穿过所述介质区插接于所述连接孔中，所述源级金属位于所述连接孔内部的一端与所述P+有源区抵接、且表面与两个所述第一N+有源区相连接。作为本专利技术的一种优选技术方案，所述N+衬底的下方设置有漏极。作为本专利技术的一种优选技术方案，所述N漂移区在所述N+衬底的上表面通过化学气相淀积法进行生成。作为本专利技术的一种优选技术方案，所述JFET区和积累区对导通电阻的影响占比应在10％～20％。另一方面，本专利技术提供一种降低JFET区和积累区电阻的VDMOS结构的方法，包括以下步骤：S1，设置掺杂区，在N+衬底的上表面通过化学气相淀积法生长N漂移区；S2，第一次光刻，通过光刻工艺在N飘移区的顶部光刻出P形基区注入窗口，通过离子注入法注入到N漂移区后，形成P形基区；S3，第二次光刻，通过光刻工艺在P形基区的顶部光刻出两个第一N+有源区注入窗口和连接孔，并在连接孔的顶部光刻出P+有源区注入窗口，通过离子注入法注入到P形基区后，形成两个第一N+有源区和P+有源区；S4，N漂移区热氧化处理，对N漂移区上表面进行热氧化处理，形成栅极氧化层，将N型多晶硅淀积在部分栅极氧化层上表面，形成多晶硅薄膜层，多晶硅薄膜层横跨在相邻的P形基区之间且边缘延伸至P形基区内，；S5，第三次光刻，通过光刻工艺使多晶硅薄膜层形成多硅晶栅极，并使部分多硅晶栅极从中部断开，形成多硅晶栅极注入窗口，并通过光刻工艺，对多硅晶栅极注入窗口同时注入N型重掺杂，分别形成第二N+有源区及JFET区；S6，多硅晶栅极热氧化处理，在多硅晶栅极的上表面进行热氧化处理，形成介质氧化层；S7，第四次光刻，通过光刻工艺使介质氧化层从中部断开，以使保留多硅晶栅极注入窗口；S8，介质区沉积，在第一N+有源区、多晶硅栅注入窗口和介质氧化层上表面沉积介质区；S9，第五次光刻，通过光刻工艺对介质区刻蚀与连接孔相连通的通孔；S10，源极金属处理，在介质区上表面和通孔区域上表面沉积金属层，金属层通过穿过通孔区域进入连接孔与P+有源区和第一N+有源区连接形成源极金属；S11，设置接触窗口，去除N+衬底的背面设置金属材料层形成漏极。相对于现有技术，本专利技术的有益效果是：N漂移区在承受源极金属至漏极反向电压时，因电荷平衡原理，相互耗尽，形成空间电荷区承担其反向电压，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。附图说明图1是本专利技术所公开的一种降低JFET区和积累区电阻的VDMOS结构的结构示意图；图2是本专利技术所公开的一种降低JFET区和积累区电阻的VDMOS结构的方法的工作流程图。附图标记说明：1-N+衬底、2-N漂移区、3-P形基区、4-P+有源区、5-第一N+有源区、6-第二N+有源区、7-栅极氧化层、8-多硅晶栅极、9-介质氧化层、10-JFET区、11-介质区、12-源极金属、13-漏极。具体实施方式为使本专利技术实施方式的目的、技术方案和优点更加清楚，下面将结合本专利技术实施方式中的附图，对本专利技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本专利技术一部分实施方式，而不是全部的实施方式。基于本专利技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。因此，以下对在附图中提供的本专利技术的实施方式的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施方式。基于本专利技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本专利技术的描述中，需要理解的是，术语″中心″、″纵向″、″横向″、″长度″、″宽度″、″厚度″、″上″、″下″、″前″、″后″、″左″、″右″、″竖直″、″水平″、″顶″、″底″、″内″、″外″、″顺时针″、″逆时针″等指示的方位或位置关系为基于附图所示的方位或本文档来自技高网...

【技术保护点】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：/n所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9)，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区(2)的连接处设置有第二N+有源区(6)，并在所述第二N+有源区(6)的下方保留JFET区(10)，所述P形基区(3)的顶部沿横向排布有第一N+有源区(5)、P+有源区(4)和第一N+有源区(5)，两个所述第一N+有源区(5)之间形成连接孔，所述第一N+有源区(5)、所述多晶硅栅注入窗口和所述介质氧化层(9)的上方均形成有介质区(11)，所述介质区(11)的上方设置有源级金属(12)，所述源级金属(12)的一端穿过所述介质区(11)插接于所述连接孔中，所述源级金属(12)位于所述连接孔内部的一端与所述P+有源区(4)抵接、且表面与两个所述第一N+有源区(5)相连接。/n...

【技术特征摘要】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：
所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9)，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区(2)的连接处设置有第二N+有源区(6)，并在所述第二N+有源区(6)的下方保留JFET区(10)，所述P形基区(3)的顶部沿横向排布有第一N+有源区(5)、P+有源区(4)和第一N+有源区(5)，两个所述第一N+有源区(5)之间形成连接孔，所述第一N+有源区(5)、所述多晶硅栅注入窗口和所述介质氧化层(9)的上方均形成有介质区(11)，所述介质区(11)的上方设置有源级金属(12)，所述源级金属(12)的一端穿过所述介质区(11)插接于所述连接孔中，所述源级金属(12)位于所述连接孔内部的一端与所述P+有源区(4)抵接、且表面与两个所述第一N+有源区(5)相连接。


2.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述N+衬底(1)的下方设置有漏极(13)。


3.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述N漂移区(2)在所述N+衬底(1)的上表面通过化学气相淀积法进行生成。


4.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述JFET区(10)和积累区对导通电阻的影响占比应在10％～20％。


5.一种降低JFET...

【专利技术属性】
技术研发人员：王丕龙，秦鹏海，张永利，王新强，刘文，
申请(专利权)人：深圳佳恩功率半导体有限公司，
类型：发明
国别省市：广东;44