【技术实现步骤摘要】
一种降低JFET区和积累区电阻的VDMOS结构及方法
本专利技术属于VDMOS器件
，具体而言，涉及一种降低JFET区和积累区电阻的VDMOS结构及方法。
技术介绍
在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的-N漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。然而，目前器件的耐压与N漂移区的电阻率和N漂移区的厚度正相关，而器件的导通电阻则与N漂...
【技术保护点】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：/n所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9...
【技术特征摘要】
1.一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，包括N+衬底(1)：
所述N+衬底(1)的上表面设置有N漂移区(2)，所述N漂移区(2)的内部呈等间距设置有多个P形基区(3)，相邻的所述P形基区(3)之间通过所述N漂移区(2)将多个所述P形基区(3)隔离，相邻的所述P形基区(3)之间设置有栅极氧化层(7)，所述栅极氧化层(7)的下表面且位于相邻的所述P形基区(3)的边缘延伸至所述P形基区(3)的内部，所述栅极氧化层(7)的上表面设置有多硅晶栅极(8)，且多硅晶栅极(8)的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极(8)的外侧设置有介质氧化层(9)，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区(2)的连接处设置有第二N+有源区(6)，并在所述第二N+有源区(6)的下方保留JFET区(10)，所述P形基区(3)的顶部沿横向排布有第一N+有源区(5)、P+有源区(4)和第一N+有源区(5)，两个所述第一N+有源区(5)之间形成连接孔，所述第一N+有源区(5)、所述多晶硅栅注入窗口和所述介质氧化层(9)的上方均形成有介质区(11)，所述介质区(11)的上方设置有源级金属(12)，所述源级金属(12)的一端穿过所述介质区(11)插接于所述连接孔中，所述源级金属(12)位于所述连接孔内部的一端与所述P+有源区(4)抵接、且表面与两个所述第一N+有源区(5)相连接。
2.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述N+衬底(1)的下方设置有漏极(13)。
3.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述N漂移区(2)在所述N+衬底(1)的上表面通过化学气相淀积法进行生成。
4.根据权利要求1所述的一种降低JFET区和积累区电阻的VDMOS结构，其特征在于，所述JFET区(10)和积累区对导通电阻的影响占比应在10％～20％。
5.一种降低JFET...
【专利技术属性】
技术研发人员：王丕龙，秦鹏海，张永利，王新强，刘文，
申请(专利权)人：深圳佳恩功率半导体有限公司，
类型：发明
国别省市：广东;44
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