分裂栅闪存单元制造技术

本发明专利技术提供了一种分裂栅闪存单元，包括：绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中；两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；两个掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中。本发明专利技术以实现分裂栅闪存单元的阈值电压可调，提高器件的灵活性。

【技术实现步骤摘要】
分裂栅闪存单元
本专利技术涉及半导体
，尤其涉及一种分裂栅闪存单元。
技术介绍
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。随着MOS工艺节点提高的必然趋势，缩小闪存器件单元结构的尺寸势在必行；然而对于闪存器件，尺寸缩小带来诸如问题，如功耗及编程效率等问题，且其编写速度由于其纵向电场的影响而具有局限性。在现有技术中，随着器件尺寸的缩小，引入了全耗尽型(FullyDepleted，FD)绝缘层上半导体(SemiconductorOnInsulator，SOI)即FDSOI技术，FDSOI技术的优势包括：速度更快：在相同的技术节点，FDSOI晶体管的沟道比体效应(bulk)晶体管的沟道短，而且前者是全耗尽型沟道，无掺杂剂。在这两个因素共同作用下，FDSOI晶体管在相同电压时开关速度更快，在功耗相同条件下，高压工作频率提高35％，低压工作频率也得到提高。功耗更低：有多个因素促使功耗降低：全耗尽沟道消除了漏极引起的寄生效应，在低功耗模式，可更好地限制载流子从源极流向本文档来自技高网...

【技术保护点】
1.一种分裂栅闪存单元，其特征在于，包括：/n绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；/n浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；/n两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；/n源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中，所述源区位于两个所述漏区之间；/n两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；/n两个掺杂区，包括第一掺杂区及第二掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中，其中...

【技术特征摘要】
1.一种分裂栅闪存单元，其特征在于，包括：
绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；
两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；
源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中，所述源区位于两个所述漏区之间；
两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；
两个掺杂区，包括第一掺杂区及第二掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中，其中所述第一掺杂区位于所述源区及一部分的所述栅极结构的正下方，所述第二掺杂区位于所述漏区及剩余部分的所述栅极结构的正下方，两个所述掺杂区的底部高于所述浅沟槽隔离结构的底部。


2.如权利要求1所述的分裂栅闪存单元，其特征在于，所述栅极结构包括控制栅结构和选择栅结构，所述控制栅结构和所述选择栅结构并排设置且紧密排列。


3.如权利要求2所述的分裂栅闪存单元，其特征在于，所述选择栅结构的顶部低于所述控制栅结构的顶部。


4.如权利要求2或3所述的分裂栅闪存单元，其特征在于，所述控制栅结构包括由下至上依次堆叠的隧穿介质层、浮栅层、控制介质层及控制栅层，其中，所述隧穿介质层覆盖所述第二半导体层的部分表面，所述浮栅层覆盖...

【专利技术属性】
技术研发人员：谈嘉慧，孙昌，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31