半导体结构及其形成方法和芯片及其形成方法技术

一种半导体结构及其形成方法和芯片及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。所述半导体结构能够提高芯片性能。

【技术实现步骤摘要】
半导体结构及其形成方法和芯片及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法和芯片及其形成方法。
技术介绍
如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。随着对人工智能探索的加深，由于运算量和数据量巨大，对芯片的性能提出了更高的要求。然而，现有的芯片性能仍然有待提高。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构及其形成方法和芯片及其形成方法，以提高芯片的性能。为解决上述技术问题，本专利技术的技术方案提供一种半导体结构，包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。可选的，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个逻辑单元的电路与2个以上存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内。可选的，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个存储单元的电路与2个以上逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内。可选的，所述存储单元包括存储电路与第一金属互连层，所述存储电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述逻辑单元包括逻辑电路与第二金属互连层，所述逻辑电路与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。可选的，所述第一金属互连层的材料包括铜、铝或钨中的一种或多种的组合。可选的，所述第二金属互连层的材料包括铜、铝或钨中的一种或多种的组合。可选的，所述逻辑单元包括乘法逻辑单元、累加逻辑单元、锁存逻辑单元、一次性编程单元和锁相环单元中的一种或多种。可选的，所述存储单元包括动态随机存取存储单元、相变存取存储单元、磁性随机存取存储单元、阻变式存取存储单元、静态随机存取存储单元、或非门闪存单元、与非门闪存单元和铁电存取存储单元中的至少一种。相应的，本专利技术的技术方案还提供一种上述任一半导体结构的形成方法，包括：提供第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；提供第二基底，所述第二基底包括逻辑区，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元；将所述第一基底与所述第二基底键合，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，并且每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。相应的，本专利技术的技术方案还提供一种芯片的形成方法，包括：提供上述任一所述的半导体结构；切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述存储区与所述逻辑区。相应的，本专利技术的技术方案还提供一种述芯片的形成方法所形成的芯片。与现有技术相比，本专利技术的技术方案具有以下有益效果：本专利技术技术方案的半导体结构中，一方面，由于每个逻辑单元与2个以上的存储单元电互连，或每个存储单元与2个以上的逻辑单元电互连，因此逻辑单元直接从所对应的存储单元中存入或获取数据，能够提高逻辑单元获取或存储数据的速度，增加所述半导体结构的带宽，从而提高了后续以所述半导体结构形成的芯片的运算速度；另一方面，当每个存储单元与2个以上的逻辑单元电互连时，由于所述逻辑单元与单个所述存储单元形成电互连，因此当所述2个以上逻辑单元在获取或存储数据时，无需寻找存取数据的地址，从而能够提高逻辑单元的运算速度；另一方面，由于所述第二基底与所述第一基底形成键合结构，且在垂直于所述第二基底表面的方向上，所述逻辑区与所述存储区重叠，因此能够减小半导体结构的面积，实现了后续以所述半导体结构形成的芯片的小型化。进一步，由于所述逻辑单元在所述第二基底表面具有第二投影，所述存储单元在所述第二基底表面具有第一投影，当每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内，因此一方面有利于所述逻辑单元与所述存储单元键合，以实现每个逻辑单元的电路与2个以上存储单元的电路电互连，另一方面减小了所述逻辑单元与所述存储单元共同所占用的面积，从而实现后续形成的芯片的小型化。进一步，由于所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内，因此一方面有利于所述逻辑单元与所述存储单元键合，以实现每个存储单元的电路与2个以上逻辑单元的电路电互连，另一方面减小了所述逻辑单元与所述存储单元共同所占用的面积，从而实现后续形成的芯片的小型化。附图说明图1是一种数据存取及运算的系统示意图；图2至图9是本专利技术实施例的半导体结构形成过程的结构示意图。具体实施方式如
技术介绍
所述，芯片的性能仍需要提高。图1是一种数据存取及运算的系统示意图，包括：存储模块110，所述存储模块110用于存储数据，所述存储模块110包括若干存储单元111；逻辑模块130，所述逻辑模块130用于向所述存储模块110获取数据并存入数据，所述逻辑模块130包括若干逻辑单元131；总线120，所述总线120用于所述存储模块110和所述逻辑模块130间数据传输。在本实施例中，所述逻辑模块130位于逻辑芯片，所述存储模块110位于存储芯片。在本实施例中，由于通过总线120进行所述存储模块110与所述逻辑模块130之间的数据传输，因此数据传输的速度受限于总线120的数量、距离及带宽，从而降低了芯片的运算速度；不仅如此，由于所述逻辑模块130位于逻辑芯片，所述存储模块110位于存储芯片，因此增加了由所述逻辑模块130及所述存储模块110形成的系统的面积，无法实现小型化。为解决上述技术问题，本专利技术技术方案提供一种半导体结构及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个逻辑单元的电路与2个以上存储单元的电路本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；/n与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；
与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。


2.如权利要求1所述的半导体结构，其特征在于，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个逻辑单元的电路与2个以上存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内。


3.如权利要求1所述的半导体结构，其特征在于，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个存储单元的电路与2个以上逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内。


4.如权利要求2或3所述的半导体结构，其特征在于，所述存储单元包括存储电路与第一金属互连层，所述存储电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述逻辑单元包括逻辑电路与第二金属互连层，所述逻辑电路与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。


5.如权利要求4所述的...

【专利技术属性】
技术研发人员：余兴，
申请(专利权)人：芯盟科技有限公司，
类型：发明
国别省市：浙江;33