【技术实现步骤摘要】
存储模块以及存储控制器的纠错方法相关申请的交叉引用本申请要求于2019年9月20日在韩国知识产权局提交的韩国专利申请No.10-2019-0116041的优先权权益，通过引用将该申请的全部内容合并于此。
本公开涉及一种存储模块、控制该存储模块的存储控制器的纠错方法以及包括该存储模块的计算系统。
技术介绍
数据可以与纠错码(ECC)一起被存储在存储系统的存储器中。如果以后数据出现一个或更多个错误，则可以使用相应的ECC来潜在地纠正错误。ECC的示例包括分组码(blockcode)和卷积码。存储系统的存储控制器或其他逻辑可以使用一个或更多个ECC对数据执行错误检测并纠正数据。位于裸片(die)内的逻辑可以被称为裸片上ECC电路(on-dieECCcircuit)。裸片上ECC电路的通用存储器架构包括4位宽的接口(即，x4接口)、8位宽的接口(即，x8接口)或16位宽的接口(即，x16接口)。实现ECC所需的ECC位的设计和数量主要由存储器架构决定。
技术实现思路
本专利技术构思的示例性...
【技术保护点】
1.一种存储模块，包括：/n多个第一存储芯片，被配置为存储数据，其中，每个所述第一存储芯片具有第一输入/输出宽度；/n第二存储芯片，被配置为存储用于纠正所述数据中的错误的纠错码，所述第二存储芯片具有第二输入/输出宽度；以及/n驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址，/n其中，每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。/n
【技术特征摘要】
20190920 KR 10-2019-01160411.一种存储模块，包括：
多个第一存储芯片，被配置为存储数据，其中，每个所述第一存储芯片具有第一输入/输出宽度；
第二存储芯片，被配置为存储用于纠正所述数据中的错误的纠错码，所述第二存储芯片具有第二输入/输出宽度；以及
驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址，
其中，每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。
2.根据权利要求1所述的存储模块，其中，所述第一输入/输出宽度大于所述第二输入/输出宽度。
3.根据权利要求1所述的存储模块，其中，所述第一输入/输出宽度是x16位接口，所述第二输入/输出宽度是x8位接口。
4.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片的地址深度小于所述第二存储芯片的地址深度。
5.根据权利要求4所述的存储模块，其中，每个所述第一存储芯片和所述第二存储芯片通过包括3位存储体组地址、2位存储体地址、16位行地址和10位列地址的所述地址被访问，并且
每个所述第一存储芯片忽略所述地址中的至少一个地址位。
6.根据权利要求5所述的存储模块，其中，所述至少一个地址位是所述存储体组地址的最低有效位。
7.根据权利要求1所述的存储模块，其中，所述第一存储芯片输入和输出x32位接口的数据，并且
所述第二存储芯片输入和输出x8位接口的纠错码。
8.根据权利要求7所述的存储模块，其中，所述地址包括存储体组地址、存储体地址、行地址和列地址，并且
当所述存储体组地址的最低有效位为低电平时，响应于读取命令从所述第一存储芯片输出32位数据，并且响应于所述读取命令从所述第二存储芯片输出8位数据。
9.根据权利要求7所述的存储模块，其中，所述地址包括存储体组地址、存储体地址、行地址和列地址，
当所述存储体组地址的最低有效位为低电平时，响应于第一读取命令从所述第一存储芯片输出32位数据，并且响应于所述第一读取命令从所述第二存储芯片输出8位纠错码，并且
当所述存储体组地址的所述最低有效位从所述低电平转变为高电平时，响应于第二读取命令从所述第一存储芯片输出所述32位数据，并且响应于所述第二读取命令从所述第二存储芯片输出8位第一纠错码。
10.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片和所述第二存储芯片的输入/输出宽度通过所述存储控制器改变。
11.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片是数据芯片，并且
所述第二存储芯片是纠错码芯片。
12.根据权利要求11所述的存储模块，...
【专利技术属性】
技术研发人员：宋元亨，金泽耘，尹皓省，李琉婷，崔璋石，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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