【技术实现步骤摘要】
存储器装置及其数据存取方法
本专利技术涉及一种存储器装置及其数据存取方法，尤其涉及一种具有多个错误校正码(ECC)机制的存储器装置。
技术介绍
在现有技术中，针对非易失性存储器，例如为BCH操作的ECC机制可在每个码字上运行。但是，在统计中，大部分码字只需要零个或少量的校正比特。也就是说，在现有技术中，由于仅具有一个ECC机制，即使大部分码字不需要这样，存储器装置始终使用最高的功率来读取或写入每个码字。此外，在现有技术中，即使大部分码字不要需要这样，同位检查比特仍需要针对单一个ECC机制进行最大次数的切换。
技术实现思路
本专利技术提供一种用于降低操作功率的存储器装置及其数据存取方法。本专利技术的数据存取方法，包含：基于地址信息对存储器装置执行读取操作以获得码字和指示符，其中指示符对应于码字；使得第一错误校正码(ECC)操作或第二ECC操作运行在码字上以用于生成错误校正数据，其中，第一ECC操作比第二ECC操作校正较少的比特。本专利技术还提供包含存储单元阵列和控制器的存储器装置。控制器耦接...
【技术保护点】
1.一种用于存储器装置的数据存取方法，包括：/n基于地址信息对所述存储器装置执行读取操作以获得码字及指示符，其中所述指示符对应于所述码字；以及/n使得第一错误校正码操作或第二错误校正码操作在所述码字上运行以用于生成错误校正数据，/n其中，所述第一错误校正码操作比所述第二错误校正码操作校正较少的位。/n
【技术特征摘要】
1.一种用于存储器装置的数据存取方法，包括：
基于地址信息对所述存储器装置执行读取操作以获得码字及指示符，其中所述指示符对应于所述码字；以及
使得第一错误校正码操作或第二错误校正码操作在所述码字上运行以用于生成错误校正数据，
其中，所述第一错误校正码操作比所述第二错误校正码操作校正较少的位。
2.根据权利要求1所述的数据存取方法，其中在写入验证读取流程期间根据所述码字的错误比特数目来设置所述指示符。
3.根据权利要求1所述的数据存取方法，所述码字包括多个信息比特以及对应的多个同位检查比特，且所述数据存取方法还包括：
基于所述地址信息接收数据写入命令；
在预读取及写入验证读取流程期间检查所述码字的错误比特数目以获得检查结果；
根据所述检查结果设置所述指示符；
根据所述指示符在所述信息比特上运行所述第一错误校正码操作或所述第二错误校正码操作以生成多个更新的信息比特及多个更新的同位检查比特；以及
基于所述地址信息执行用于将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置的写入操作。
4.根据权利要求3所述的数据存取方法，其中在所述预读取及所述写入验证读取流程期间检查所述码字的错误比特数目以获得所述检查结果的步骤包括：
基于所述地址信息执行所述预读取流程以获得读出码字；以及
对所述读出码字执行所述写入验证读取流程以获得所述检查结果。
5.根据权利要求3所述的数据存取方法，其中执行用于基于所述地址信息将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置的所述写入操作的步骤包括：
根据所述错误比特数目将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置。
6.根据权利要求3所述的数据存取方法，其中第一逻辑电平为逻辑电平1且第二逻辑电平为逻辑电平0，且所述数据存取方法还包括：
如果所述错误比特数目等于0，则将所述指示符设置为所述第一逻辑电平；
如果所述错误比特数目大于0，则将所述指示符设置为所述第二逻辑电平，其中所述第一逻辑电平与所述第二逻辑电平互补；
当所述指示符为所述第一逻辑电平时，基于所述地址信息在所述写入操作之后执行写入验证读取操作；
如果检查的错误比特数目大于0，则将所述指示符更新为所述第二逻辑电平；以及
在所述更新的信息比特上启用并执行所述第二错误校正码操作。
7.根据权利要求1所述的数据存取方法，其中所述第一错误校正码操作基于4组汉明(12,8)码运行，且所述第二错误校正码操作基于1组BCH(50,32)码运行。
8.根据权利要求3所述的数据存取方法，还包括：
提供第一写入脉冲以在所述写入操作期间将所述指示符写入所述存储器装置；以及
提供第二写入脉冲以在所述写入操作期间将所述更新的信息比特写入所述存储器装置...
【专利技术属性】
技术研发人员：连存德，林纪舜，林小峰，张雅廸，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。