【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2019-168684号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND(NotAnd，与非)型闪速存储器。
技术实现思路
实施方式提供一种可抑制制造成本增加的半导体存储装置。实施方式的半导体存储装置具备第1配线层、第2配线层、多个第3配线层、第1绝缘层、以及第1存储器柱。第2配线层与第1配线层电性连接。多个第3配线层在第1方向上的第1配线层与第2配线层之间彼此在第1方向上隔开积层，且在与第1方向交叉的第2方向上延伸。第1绝缘层贯通多个第3配线层，第1配线层侧的端部与第1配线层的第1面相接，且在第2方向上延伸。第1存储器柱贯通多个第3配线层，侧面与在第2方向上延伸且朝向与第1及第2方向交叉的第3方向的第1绝缘层的第2面相接，第1配线层侧的端部与第1配线层的第1面相接，且包括：...
【技术保护点】
1.一种半导体存储装置，其特征在于包括：/n第1配线层；/n第2配线层，与所述第1配线层电性连接；/n多个第3配线层，在第1方向上的所述第1配线层与所述第2配线层之间，相互在所述第1方向上隔开积层，且在与所述第1方向交叉的第2方向上延伸；/n第1绝缘层，贯通所述多个第3配线层，所述第1配线层侧的端部与所述第1配线层的第1面相接，且在所述第2方向上延伸；以及/n第1存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且朝向与所述第1及第2方向交叉的第3方向的所述第1绝缘层的第2面相接，所述第1配线层侧的端部与所述第1配线层的所述第1面相接，且包括：在所述第1方向上延伸...
【技术特征摘要】
20190917 JP 2019-1686841.一种半导体存储装置，其特征在于包括：
第1配线层；
第2配线层，与所述第1配线层电性连接；
多个第3配线层，在第1方向上的所述第1配线层与所述第2配线层之间，相互在所述第1方向上隔开积层，且在与所述第1方向交叉的第2方向上延伸；
第1绝缘层，贯通所述多个第3配线层，所述第1配线层侧的端部与所述第1配线层的第1面相接，且在所述第2方向上延伸；以及
第1存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且朝向与所述第1及第2方向交叉的第3方向的所述第1绝缘层的第2面相接，所述第1配线层侧的端部与所述第1配线层的所述第1面相接，且包括：在所述第1方向上延伸的第1半导体层、以及设在所述多个第3配线层与所述第1半导体层之间且可存储数据的电荷蓄积层；
所述第1配线层的作为所述第1面的相反面的第3面与所述第2配线层的所述第1方向上的距离在与所述第1绝缘层对应的位置及和在所述第3配线层对应的位置为不同。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1存储器柱包括第1部分及多个第2部分，所述第1部分包括所述第1半导体层，所述多个第2部分设置于所述多个第2配线层的每一个与所述第1部分之间，且包括所述电荷蓄积层。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述第1部分的所述第2方向上的长度比所述第1绝缘层的所述第3方向上的长度短。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于还包括：
第2绝缘层，与所述第1绝缘层在所述第3方向上相邻配置，贯通所述多个第2配线层，且在所述第2方向上延伸；以及
第2存储器柱，贯通所述多个第2配线层，侧面与在所述第2方向上延伸且和所述第1面相对的所述第2绝缘层的第4面相接，底面与所述第1配线层的所述第2面相接，且包括在所述第1方向上延伸的第2半导体层；
所述多个第2配线层的每一个在所述第1绝缘层与所述第2绝缘层之间具有锯齿形状。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1半导体层包括：一端与所述第1绝缘层相接的第1及第2部分、以及两端分别连接于所述第1及第2部分的另一端的第3部分。
6.根据权利要求4所述的半导体存储装置，其特征在于：
所述第2方向上，所述第1存储器柱的位置与所述第2存储器柱的位置不同。
7.根据权利要...
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