半导体装置制造方法及图纸

本实施方式的半导体装置具备第1衬底及第2衬底。第2衬底积层在第1衬底的第1面上，且具有与该第1面对向的第2面。多个第1端子设置在第1衬底的第1面上。多个第2端子设置在第2衬底的第2面上。多个金属部分别设置在多个第1端子与多个第2端子之间。在相对于第1与第2衬底的积层方向大致垂直的方向的截面中，多个第1端子或多个第2端子在朝向最邻近的另一第1或第2端子的第1方向上具有凹部，或者在与第1方向交叉的第2方向上具有凸部。叉的第2方向上具有凸部。叉的第2方向上具有凸部。

【技术实现步骤摘要】
半导体装置
[0001]相关申请案的引用
[0002]本申请案是基于在2019年09月06日提出申请的现有的日本专利申请案第2019-162625号的优先权的权益且主张该权益，其所有内容以引用的方式包含于本文中。


[0003]本实施方式涉及一种半导体装置。

技术介绍

[0004]在半导体装置中，为了小型化或高功能化，开发出了在1个封装内积层多个半导体芯片的SiP(System in Package，系统级封装)。SiP构造中，在将多个半导体芯片积层并进行倒装芯片连接的情况下，使用焊料凸块等将上下相邻的多个半导体芯片的电极彼此相互连接。
[0005]当一边按压半导体芯片一边进行回流焊时，存在焊料凸块于电极间被压坏而溢出的情况。
[0006]在焊料溢出的方向为相邻的其它电极的方向的情况下，有焊料凸块与相邻的其它电极接触，而引起短路不良的疑虑。另一方面，如果为了抑制短路不良而减小电极或焊料凸块的直径，那么有与本应连接的电极的开路不良的疑虑。

技术实现思路

[0007]本专利技术提供一种能够抑制在积层的多个半导体芯片间相邻的电极彼此的短路不良的半导体装置。
[0008]本实施方式的半导体装置具备第1衬底及第2衬底。第2衬底积层在第1衬底的第1面上，且具有与该第1面对向的第2面。多个第1端子设置在第1衬底的第1面上。多个第2端子设置在第2衬底的第2面上。多个金属部分别设置在多个第1端子与多个第2端子之间。在相对于第1与第2衬底的积层方向大致垂直的方向的截面中，多个第1端子或多个第2端子在朝向最邻近的另一第1或第2端子的第1方向上具有凹部，或者在与第1方向交叉的第2方向上具有凸部。
附图说明
[0009]图1是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
[0010]图2是继图1之后的表示半导体装置的制造方法的一例的剖视图。
[0011]图3是继图2之后的表示半导体装置的制造方法的一例的剖视图。
[0012]图4是从第2面观察图1的半导体芯片时的概略俯视图。
[0013]图5是在凸块电极间对金属凸块进行回流焊时的半导体芯片的剖视图。
[0014]图6是表示用于回流焊步骤的热处理装置的构成例的框图。
[0015]图7(A)、(B)是表示金属凸块的回流焊步骤的一例的剖视图。
[0016]图8是继图7之后的表示金属凸块的回流焊步骤的一例的剖视图。
[0017]图9是表示半导体封装的一例的剖视图。
[0018]图10是从第2面观察回流焊后的半导体芯片时的概略俯视图。
[0019]图11是第1实施方式的变化例1的半导体芯片的概略俯视图。
[0020]图12是第1实施方式的变化例2的半导体芯片的概略俯视图。
[0021]图13是第2实施方式的半导体芯片的概略俯视图。
[0022]图14是第2实施方式的变化例的半导体芯片的概略俯视图。
[0023]图15是第3实施方式的半导体芯片的概略剖视图。
[0024]图16是表示第3实施方式的衬底配线与金属凸块的连接部分的结构的概略俯视图。
具体实施方式
[0025]以下，参照附图对本专利技术的实施方式进行说明。本实施方式并不限定本专利技术。附图是示意性或概念性的图，各部分的比率等未必与实物相同。在说明书及附图中，对于与针对已出现的附图而在前文已叙述的要素相同的要素标注相同符号，并适当省略详细说明。
[0026](第1实施方式)图1～图3是表示第1实施方式的半导体装置的制造方法的一例的剖视图。首先，在半导体衬底10的第1面F1上形成半导体元件20。半导体衬底10例如可为硅衬底等。半导体元件20例如可为将多个存储单元三维配置而成的立体型存储单元阵列、及控制该存储单元阵列的CMOS(Complementary Metal-Oxide-Semiconductor，互补金氧半导体)电路。也就是说，半导体装置也可为NAND(Not AND，与非)型闪存的半导体芯片。此外，半导体元件20也可为其它LSI(Large-Scale Integration，大规模集成电路)。另外，半导体元件20也可形成于第2面F2。
[0027]接下来，在半导体衬底10形成TSV(Through-Silicon Via，硅通孔)等贯通电极30。贯通电极30设置在第1面F1与位于其相反侧的第2面F2之间，是通过将金属材料嵌埋到贯通半导体衬底10的贯通孔40而形成。贯通电极30例如使用铜、镍、钨等低电阻金属。
[0028]在第1面F1上形成与贯通电极30连接的作为第1端子的凸块电极51。凸块电极51例如使用铜、镍、钨等低电阻金属。
[0029]在第2面F2上形成与贯通电极30连接的作为第2端子的凸块电极52。凸块电极52例如使用铜、镍、钨等低电阻金属。在凸块电极52设置有作为金属部的金属凸块60。金属凸块60包含熔点比凸块电极51、52低的材料。金属凸块60例如使用焊料(锡)等低熔点金属。金属凸块60只要为熔点比凸块电极51、52低的导电性材料，那么也可为焊料以外的其它材料。凸块电极52及金属凸块60的宽度例如可为5μm～50μm。相邻的凸块电极52间的距离例如可为10μm～100μm。
[0030]在半导体衬底10的第2面F2上形成有接着剂70。接着剂70例如使用环氧树脂、苯酚、丙烯酸系树脂等树脂或它们的混合树脂。
[0031]对以上半导体晶圆或半导体芯片进行倒装芯片连接。此外，多个半导体晶圆也可在维持晶圆状态进行积层之后，进行切割。取而代之，半导体晶圆也可在分别单片化成芯片状态后进行积层。以下，对于半导体晶圆在切割成半导体芯片之后被积层的情况进行说明。
[0032]接下来，如图2所示，利用接着剂110将配线衬底120接着在引线框架100上。其后，
将多个半导体芯片C1、C2
…
积层在配线衬底120上。也就是说，对多个半导体芯片C1、C2
…
进行倒装芯片连接。此处，可将配线衬底120作为「第1衬底」，将半导体芯片C1作为「第2衬底」。另外，也可将不形成贯通电极30的半导体芯片代替配线衬底120作为「第1衬底」，将积层在该半导体芯片之上的其它多个半导体芯片作为「第2衬底」。在将半导体芯片作为第1衬底的情况下，作为第1衬底的半导体芯片可为如下半导体芯片，即，具有与积层在其上的作为第2衬底的另一半导体芯片大致相同的电路构成，且不同点仅在于不形成贯通电极30。
[0033]图3是表示将多个半导体芯片C1～C4积层在配线衬底120上时的结构的剖视图。半导体芯片C1～C3例如为NAND存储器芯片，半导体芯片C4例如为控制器芯片。在积层方向(D1方向)上相邻的多个半导体芯片C1～C4是利用接着剂70相互接着而构成积层体ST。半导体芯片C1～C4是通过凸块电极51、52、金属凸块60及贯通电极30而电连接。此外，在本实施方式中，将4个半导体芯片C1～C4积层，但积层的半导体芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备第1衬底、积层在所述第1衬底的第1面上且具有与该第1面对向的第2面的第2衬底、设置在所述第1衬底的所述第1面上的多个第1端子、设置在所述第2衬底的所述第2面上的多个第2端子、及分别设置在所述多个第1端子与所述多个第2端子之间的多个金属部，且在相对于所述第1与第2衬底的积层方向大致垂直的方向的截面中，所述多个第1端子或所述多个第2端子在朝向最邻近的另一第1或第2端子的第1方向上具有凹部，或者在与所述第1方向交叉的第2方向上具有凸部。2.根据权利要求1所述的半导体装置，其中所述金属部使用熔点比所述第1及第2端子低的材料，且在相对于所述积层方向大致垂直的方向的截面中，所述金属部的所述第2方向的宽度大于所述金属部的所述第1方向的宽度。3.根据权利要求1所述的半导体装置，其中在相对于所述积层方向大致垂直的方向的截面中，所述第2方向相对于所述第1方向以约45度的角度交叉。4.根据权利要求2所述的半导体装置，其中在相对于所述积层方向大致垂直的方向的截面中，所述第2方向相对于所述第1方向以约45度的角度交叉。5.根据权利要求1至4中任一项所述的半导体装置，其中在相对于所述积层方向大致垂直的方向的截面中，所述第1或第2端子在所述第...

【专利技术属性】
技术研发人员：胁冈宽之，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：