集成电路及其形成方法、半导体封装的形成方法技术

一种集成电路及其形成方法及半导体封装的形成方法。集成电路包括：第一介电结构，其具有位于层间介电结构之上的第一内侧壁。第二介电结构位于第一介电结构之上，其中第一内侧壁位于第二介电结构的第二内侧壁之间。侧壁阻挡结构位于第一介电结构之上且沿第二内侧壁垂直地延伸。下部凸块结构位于第二内侧壁之间且沿第一内侧壁垂直地延伸以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部凸块结构位于下部凸块结构及侧壁阻挡结构二者之上以及第二内侧壁之间，其中上部凸块结构的最上点位于第二介电结构的最上点处或第二介电结构的最上点下方。点下方。点下方。

【技术实现步骤摘要】
集成电路及其形成方法、半导体封装的形成方法


[0001]本专利技术实施例涉及一种集成电路及其形成方法以及半导体封装的形成 方法。

技术介绍

[0002]在集成电路(integrated circuit，IC)的批量制造期间，在半导体晶片上 形成多个IC管芯。在形成IC管芯之后，将IC管芯分隔开并封装。晶片级 封装(Wafer-level packaging，WLP)是IC管芯在分隔开之前便被封装的一 种封装工艺。一些类型的WLP可包括例如倒装芯片封装、芯片尺寸封装 (chip scale package，CSP)等。

技术实现思路

[0003]本专利技术实施例提供一种形成集成电路的方法，其包括：接收工件，工 件包括嵌置在层间介电结构中的内连结构且包括设置在层间介电结构及内 连结构之上的第一介电层；在工件之上形成第一介电结构；在第一介电层 之上以及沿第一介电结构的内侧壁形成侧壁阻挡结构；在第一介电层之上 以及沿侧壁阻挡结构的内侧壁形成硬掩模结构，其中硬掩模结构的高度小 于第一介电结构的高度；在形成硬掩模结构之后，移除侧壁阻挡结构的上 部部分以使侧壁阻挡结构的高度小于或等于硬掩模结构的高度；移除第一 介电层的设置在侧壁阻挡结构的内侧壁之间的部分，以形成第二介电结构； 在层间介电结构之上形成下部凸块结构，下部凸块结构沿第二介电结构的 内侧壁以及沿侧壁阻挡结构的内侧壁垂直地延伸；以及在下部凸块结构及 侧壁阻挡结构二者之上形成上部凸块结构。
[0004]本专利技术实施例提供一种集成电路，其包括层间介电结构、第一介电结 构、第二介电结构、侧壁阻挡结构、下部凸块结构以及上部凸块结构。层 间介电结构设置在半导体衬底之上，其中内连结构嵌置在层间介电结构中。 第一介电结构设置在层间介电结构及内连结构之上，其中内连结构的导电 接垫至少局部地设置在第一介电结构的第一内侧壁之间。第二介电结构设 置在第一介电结构之上，其中第一内侧壁设置在第二介电结构的第二内侧 壁之间。侧壁阻挡结构设置在第一介电结构之上且沿第二内侧壁垂直地延 伸。下部凸块结构设置在导电接垫之上以及第二内侧壁之间，其中下部凸 块结构沿第一内侧壁以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部 凸块结构设置在下部凸块结构及侧壁阻挡结构二者之上，其中上部凸块结 构沿第二内侧壁垂直地延伸，且其中上部凸块结构的最上点设置在第二介 电结构的最上点处或第二介电结构的最上点下方。
[0005]本专利技术实施例提供一种方法，其包括：接收半导体晶片，半导体晶片 具有设置在半导体晶片上的多个集成电路，其中：多个集成电路中的第一 集成电路包括层间介电(ILD)结构、设置在层间介电结构之上的介电结构 以及设置在层间介电结构之上以及介电结构的内侧壁之间的凸块结构；凸 块结构包括下部凸块结构及上部凸块结构；侧壁阻挡结构，沿下部凸块结 构的外侧壁设置且至少局部地将下部凸块结构与介电结构的内侧壁分隔 开；侧壁阻挡结构的最上表面与下部凸块结构的最上表面实质上共面；以 及上部凸块结构设置在下部凸块结构及侧壁阻挡结构二者之上；将载体晶 片接合到半导体晶片，其中
载体晶片被接合到介电结构或凸块结构；以及 通过将第一集成电路从被接合在一起的半导体晶片与载体晶片单体化来形 成包括第一集成电路的第一单体化管芯。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注 意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使 论述清晰起见，可任意增大或减小各种特征的尺寸。
[0007]图1示出具有凸块结构的集成电路(IC)的一些实施例的剖视图。
[0008]图2示出图1的一区域的一些实施例的放大剖视图。
[0009]图3示出图1的一区域的一些其他实施例的放大剖视图。
[0010]图4示出图1的一区域的一些其他实施例的放大剖视图。
[0011]图5示出图1的一区域的一些其他实施例的放大剖视图。
[0012]图6示出图1所示IC的一些其他实施例的剖视图。
[0013]图7示出图1所示IC的一些其他实施例的剖视图。
[0014]图8示出图1所示IC的一些其他实施例的剖视图。
[0015]图9示出包括图1所示IC的一些实施例的显示器件的一些实施例的剖 视图。
[0016]图10A到图10B示出图9所示显示器件的一些其他实施例的各种视图。
[0017]图11A到图11B至图24A到图24B示出形成图1所示IC的一些实施 例的方法的一些实施例的一系列剖视图。
[0018]图25示出形成图1所示IC的一些实施例的方法的一些实施例的流程 图。
[0019]图26A、图26B至图28A、图28B示出形成第一单体化管芯的方法的 一些实施例的一系列各种视图，所述第一单体化管芯包括图1所示IC的一 些实施例。
[0020]图29示出形成显示器件的方法的一些实施例的剖视图，所述显示器件 包括在图26A到图26B至图28A到图28B中形成的第一单体化管芯。
[0021]图30示出一种用于以下的方法的一些实施例的流程图：(1)形成包括 图1所示IC 100的一些实施例的单体化管芯；以及(2)形成包括单体化管 芯的显示器件。
具体实施方式
[0022]现将参照图式阐述本公开，其中通篇使用相同的参考编号来指代相同 的元件，且其中所例示的结构未必按比例绘制。应理解，此详细说明及对 应的图并不以任何方式限制本公开的范围，且本详细说明及图仅提供几个 实例来例示一些使本专利技术概念可显而易见的方式。
[0023]本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以 下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨 在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第 二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且 也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第 一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种 实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目 的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
[0024]此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在... 下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)
”ꢀ
等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件 或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器 件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其 他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0025]根据使用镍/金(Ni/Au)凸块工艺(bumping process)的一些封装工艺， 形成覆盖铜接垫的第一介电层(例如，氮化硅(SiN))，并形成覆盖第一介 电层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成集成电路的方法，所述方法包括：接收工件，所述工件包括嵌置在层间介电结构中的内连结构且包括设置在所述层间介电结构及所述内连结构之上的第一介电层；在所述工件之上形成第一介电结构；在所述第一介电层之上以及沿所述第一介电结构的内侧壁形成侧壁阻挡结构；在所述第一介电层之上以及沿所述侧壁阻挡结构的内侧壁形成硬掩模结构，其中所述硬掩模结构的高度小于所述第一介电结构的高度；在形成所述硬掩模结构之后，移除所述侧壁阻挡结构的上部部分以使所述侧壁阻挡结构的高度小于或等于所述硬掩模结构的所述高度；移除所述第一介电层的设置在所述侧壁阻挡结构的所述内侧壁之间的部分，以形成第二介电结构；在所述层间介电结构之上形成下部凸块结构，所述下部凸块结构沿所述第二介电结构的内侧壁以及沿所述侧壁阻挡结构的所述内侧壁垂直地延伸；以及在所述下部凸块结构及所述侧壁阻挡结构二者之上形成上部凸块结构。2.根据权利要求1所述的形成集成电路的方法，其中：移除所述第一介电层的所述部分会暴露出所述内连结构的上部导电接垫；以及所述下部凸块结构被形成为从所述上部导电接垫垂直地延伸。3.根据权利要求1所述的形成集成电路的方法，其中形成所述硬掩模结构包括：形成对所述第一介电结构的上表面、所述侧壁阻挡结构的所述内侧壁及所述第一介电层的所述部分的上表面进行衬垫的硬掩模层；在所述硬掩模层之上形成掩模结构；移除所述掩模结构的上部部分，以使所述掩模结构的下部部分留存在所述硬掩模层之上，其中所述掩模结构的所述下部部分的上表面设置在所述第一介电结构的最上表面及所述硬掩模层的最上表面二者下方；以及移除所述硬掩模层的上部部分，从而形成所述硬掩模结构。4.根据权利要求3所述的形成集成电路的方法，其中：所述侧壁阻挡结构的所述上部部分是通过第一刻蚀工艺被移除；以及所述第一刻蚀工艺移除所述掩模结构的所述下部部分的外侧区，从而在所述掩模结构的所述下部部分与所述硬掩模层之间形成缝隙。5.一种集成电路，包括：层间介电结构，设置在半导体衬底之上，其中内连结构嵌置在所述层间介电结构中；第一介电结构，设置在所述层间介电结构及所述内连结构之上，其中所述内连结构的导电接垫至少局部地设置在所述第一介电结构的第一内侧壁...

【专利技术属性】
技术研发人员：朱景升，徐晨佑，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：