电装置制造方法及图纸

提供了电装置、半导体封装及其形成方法。本发明专利技术实施例的一种电装置包括衬底、导电接垫、导电柱以及焊料区。所述衬底具有表面。所述导电接垫设置在所述衬底的所述表面上。所述导电柱设置在所述导电接垫上并电连接到所述导电接垫，其中所述导电柱的顶表面相对于所述衬底的所述表面倾斜。所述焊料区设置在所述导电柱的所述顶表面上。柱的所述顶表面上。柱的所述顶表面上。

【技术实现步骤摘要】
电装置


[0001]本专利技术实施例涉及一种电装置、半导体封装及其形成方法。

技术介绍

[0002]近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历快速成长。大多数情况下，集成密度的此种提高来自最小特征大小(minimum feature size)的连续减小，这使得更多组件能够集成到给定区域中。
[0003]与先前的封装相比，这些较小的电子组件需要占据较少面积的较小的封装。半导体封装的类型的实例包括四方扁平封装(quad flat pack，QFP)、引脚栅阵列(pin grid array，PGA)、球栅阵列(ball grid array，BGA)、倒装芯片(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶片级封装(wafer level package，WLP)以及叠层封装(package on package，PoP)装置。一些3DIC是通过将芯片放置在半导体晶片级上的芯片之上制备而成。3DIC提供提高的集成密度及其他优点，例如更快的速度及更高的带宽，这是因为堆叠的芯片之间的内连线的长度减小。然而，存在许多与3DIC相关的挑战。

技术实现思路

[0004]本专利技术实施例的一种电装置包括衬底、导电接垫、导电柱以及焊料区。所述衬底具有表面。所述导电接垫设置在所述衬底的所述表面上。所述导电柱设置在所述导电接垫上并电连接到所述导电接垫，其中所述导电柱的顶表面相对于所述衬底的所述表面倾斜。所述焊料区设置在所述导电柱的所述顶表面上。
[0005]本专利技术实施例的一种半导体封装包括第一电装置、第二电装置以及多个焊料区。所述第一电装置包括多个导电柱，且所述导电柱分别包括倾斜的顶表面。所述第二电装置包括多个导电接垫。所述焊料区设置在所述导电柱与所述导电接垫之间以结合所述第一电装置及所述第二电装置，其中所述焊料区中相邻的焊料区彼此分离。
[0006]本专利技术实施例的一种形成半导体封装的方法。提供第一电装置，其中所述第一电装置包括多个导电柱及多个焊料区，所述多个导电柱具有倾斜的顶表面，所述多个焊料区位于所述倾斜的顶表面上。提供第二电装置，其中所述第二电装置包括多个导电接垫。通过所述焊料区将所述第一电装置结合到所述第二电装置上，其中所述焊料区在结合之后彼此分离。
附图说明
[0007]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1A到1E示出根据一些实施例的形成电装置的方法的剖视图。
[0009]图2A及图2B分别示出图1D的示意性俯视图。
[0010]图3A及3B示出根据一些实施例的形成半导体封装的方法的剖视图。
[0011]图4示出根据一些实施例的半导体封装的剖视图。
[0012]图5示出根据一些实施例的半导体封装的剖视图。
具体实施方式
[0013]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例和/或配置之间的关系。
[0014]此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
之上(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可以其他方式取向(旋转90度或处于其他取向)，且本文所用的空间相对性描述语可同样相应地作出解释。
[0015]另外，为易于说明，本文中可能使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所示类似或不同的元件或特征，且所述用语可根据说明的存在或上下文的顺序互换地使用。
[0016]也可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three dimensional，3D)封装或3DIC装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率并降低成本。
[0017]图1A到1E示出根据一些实施例的形成电装置的方法的剖视图。
[0018]参照图1A，提供具有多个导电接垫110的衬底102。在一些实施例中，衬底102可以是半导体衬底。半导体衬底包含元素半导体(例如，硅或锗)和/或化合物半导体(例如，硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟)。在一些实施例中，衬底102包含含硅材料。举例来说，衬底102是绝缘体上硅(silicon-on-insulator，SOI)衬底或硅衬底。在各种实施例中，衬底102可采用平面衬底、具有多个鳍的衬底、纳米线的形式、或所属领域中的普通技术人员已知的其他形式。根据设计的要求而定，衬底102可以是P型衬底或N型衬底且可在其中具有掺杂区。可针对N型装置或P型装置配置掺杂区。在一些实施例中，衬底102中可根据工艺要求而具有衬底穿孔。
[0019]衬底102包括界定至少一个有源区域的隔离结构，且在所述有源区域上/中设置有至少一个装置104。装置104包括一个或多个功能装置。在一些实施例中，所述功能装置包括
metallurgy，UBM)层116。在一些实施例中，UBM层116毯覆并共形地形成在钝化层114及导电接垫110之上。举例来说，在钝化层114的顶表面、开口114a的侧壁及导电接垫110的被暴露出的顶表面上形成UBM层116。UBM层116可包括扩散阻挡层及晶种层。扩散阻挡层可由氮化钽、氮化钛、钽、钛等形成。在一些实施例中，扩散阻挡层可通过物理气相沉积(PVD)工艺、溅射工艺等形成。晶种层可包含铜(Cu)或铜合金，所述铜合金包含银、铬、镍、锡、金及其组合。举例来说，UBM层116包括由Ti形成的扩散阻挡层及由Cu形成的晶种层。然而，本公开不限于此。
[0025]然后，在UBM层116之上形成图案化掩模M，并对其进行图案化以形成多个开口OP。在一些实施例中，开口OP相应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电装置，包括：衬底，具有表面；导电接垫，位于所述衬底的所述表面上；导电柱，设置在所述导电接垫上并电连接到所述导...

【专利技术属性】
技术研发人员：朱强瑞，萧景文，刘浩君，郑明达，吴永华，张道生，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：