半导体器件及其制备方法技术

本发明专利技术提供了一种半导体器件，包括：衬底；设置于衬底上方且由绝缘层和栅极层交替层叠的堆叠层，堆叠层沿平行于衬底的第一横向区分有过渡沟道柱区、以及位于过渡沟道柱区旁边的虚拟沟道柱区；形成于堆叠层中且分别位于过渡沟道柱区与虚拟沟道柱区的过渡沟道柱阵列以及虚拟沟道柱阵列，过渡沟道柱阵列以及虚拟沟道柱阵列分别包括在第一横向与在垂直于第一横向的第二横向上呈阵列排列的多个过渡沟道柱以及多个虚拟沟道柱；形成于堆叠层中并沿第二横向延伸，且设置于过渡沟道柱阵列与虚拟沟道柱阵列之间的栅极隔槽，该栅极隔槽的设置，有效地避免了因过渡沟道柱中的电荷对虚拟沟道柱的吸引力，而使虚拟沟道柱变形，导致半导体器件产生漏电流的问题。体器件产生漏电流的问题。体器件产生漏电流的问题。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制备方法。

技术介绍

[0002]存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
[0003]在三维存储器的制备中，主要是通过在衬底上形成堆叠结构，并在衬底平面方向上将堆叠结构划分为存储区(core region)以及台阶区(stair-step region)，在存储区以及台阶区，会设置若干沟道孔(Channel Hole，CH)，并分别填充对应的材料以实现存储功能和支撑功能。
[0004]现有技术下，为了降低工艺难度，会先制作存储区的沟道孔，然后再制作台阶区的沟道孔。但是，由于存储区的沟道孔先刻蚀成形并填实，此时会有电荷储存在存储区的沟道孔中，当进行台阶区的沟道孔刻蚀时，存储区沟道孔中的电荷对台阶区的沟道孔会产生吸引力的作用，从而导致台阶区的沟道孔变形，这种变形会使得半导体器件产生漏电流，对器件的性能造成影响。

技术实现思路

[0005]本专利技术提供了一种半导体器件及其制备方法，有效地解决了半导体器件的存储区沟道柱的吸引力造成其台阶区沟道柱变形，而使得半导体器件产生漏电流，对器件的性能造成影响的问题。
[0006]为了解决上述问题，本专利技术提供了一种半导体器件，所述半导体器件包括：
[0007]衬底；
[0008]堆叠层，设置于所述衬底上方且由绝缘层和栅极层交替层叠而成，所述堆叠层沿平行于所述衬底的第一横向区分有过渡沟道柱区、以及位于所述过渡沟道柱区旁边的虚拟沟道柱区；
[0009]过渡沟道柱阵列，形成于所述堆叠层中且位于所述过渡沟道柱区，并包括在所述第一横向与在平行于所述衬底且垂直于所述第一横向的第二横向上呈阵列排列的多个过渡沟道柱；
[0010]虚拟沟道柱阵列，形成于所述堆叠层中且位于所述虚拟沟道柱区，并包括在所述第一横向与所述第二横向上呈阵列排列的多个虚拟沟道柱；
[0011]栅极隔槽，形成于所述堆叠层中并沿所述第二横向延伸，且设置于所述过渡沟道柱阵列与所述虚拟沟道柱阵列之间。
[0012]进一步优选的，所述虚拟沟道柱设置于所述堆叠层所形成的阶梯区。
[0013]进一步优选的，所述栅极隔槽包括多个且沿所述第一横向间隔排布，并由所述过渡沟道柱阵列向所述虚拟沟道柱阵列的方向上的排布密度逐渐减小。
[0014]进一步优选的，所述栅极隔槽包括多个且沿所述第二横向间隔排布而呈虚线形。
[0015]进一步优选的，所述半导体器件还包括栅线狭缝，所述栅线狭缝沿垂直于所述衬底的纵向贯穿所述堆叠层，且沿所述第一横向延伸。
[0016]进一步优选的，所述栅极隔槽与所述栅线狭缝的材料相同。
[0017]进一步优选的，所述栅极隔槽在所述第一横向上的截面形状包括矩形、梯形、半圆形其中至少之一，且所述栅极隔槽面向所述虚拟沟道柱阵列的一侧为一平面。
[0018]进一步优选的，所述过渡沟道柱阵列中的所述过渡沟道柱的排布密度沿所述第一横向向所述虚拟沟道柱区逐渐减小。
[0019]进一步优选的，所述过渡沟道柱具有关键尺寸，所述关键尺寸为所述过渡沟道柱的中心到所述过渡沟道柱的边缘的距离，所述多个过渡沟道柱的所述关键尺寸沿所述第一横向向所述虚拟沟道柱区逐渐增大。
[0020]另一方面，本专利技术还提供了一种半导体器件的制备方法，所述制备方法包括：
[0021]提供衬底；
[0022]提供堆叠层，所述堆叠层设置于所述衬底上方且由绝缘层和栅极层交替层叠而成，所述堆叠层沿平行于所述衬底的第一横向区分有过渡沟道柱区、以及位于所述过渡沟道柱区旁边的虚拟沟道柱区；
[0023]提供过渡沟道柱阵列，所述过渡沟道柱阵列形成于所述堆叠层中且位于所述过渡沟道柱区，并包括在所述第一横向与在平行于所述衬底且垂直于所述第一横向的第二横向上呈阵列排列的多个过渡沟道柱；
[0024]提供虚拟沟道柱阵列，所述虚拟沟道柱阵列形成于所述堆叠层中且位于所述虚拟沟道柱区，并包括在所述第一横向与所述第二横向上呈阵列排列的多个虚拟沟道柱；
[0025]提供栅极隔槽，所述栅极隔槽形成于所述堆叠层中并沿所述第二横向延伸，且设置于所述过渡沟道柱阵列与所述虚拟沟道柱阵列之间。
[0026]本专利技术的有益效果为：本专利技术提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠层，该堆叠层沿平行于衬底的第一横向区分有过渡沟道柱区、以及位于过渡沟道柱区旁边的虚拟沟道柱区，形成于堆叠层中且分别位于过渡沟道柱区与虚拟沟道柱区的过渡沟道柱阵列以及虚拟沟道柱阵列，且过渡沟道柱阵列以及虚拟沟道柱阵列分别包括在第一横向与在垂直于第一横向的第二横向上呈阵列排列的多个过渡沟道柱以及多个虚拟沟道柱，以及形成于堆叠层中并沿第二横向延伸，且设置于过渡沟道柱阵列与虚拟沟道柱阵列之间的栅极隔槽，本专利技术提供的半导体器件，通过在过渡沟道柱阵列与虚拟沟道柱阵列之间设置栅极隔槽，有效地避免了因过渡沟道柱中的电荷对虚拟沟道柱的吸引力，而使虚拟沟道柱变形，导致半导体器件产生漏电流，对半导体器件的性能造成影响的问题。
附图说明
[0027]为了更清楚地说明本专利技术的技术方案，下面将对根据本专利技术而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1是根据本专利技术而成的第一实施例所提供的半导体器件的俯视结构示意图。
[0029]图2是根据本专利技术而成的第一实施例所提供的半导体器件的正视结构示意图。
[0030]图3是根据本专利技术而成的第一实施例所提供的半导体器件的制备方法的流程示意图。
[0031]图4是根据本专利技术而成的第二实施例所提供的半导体器件的俯视结构示意图。
[0032]图5是根据本专利技术而成的第二实施例所提供的半导体器件的正视结构示意图。
具体实施方式
[0033]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0034]在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：衬底；堆叠层，设置于所述衬底上方且由绝缘层和栅极层交替层叠而成，所述堆叠层沿平行于所述衬底的第一横向区分有过渡沟道柱区、以及位于所述过渡沟道柱区旁边的虚拟沟道柱区；过渡沟道柱阵列，形成于所述堆叠层中且位于所述过渡沟道柱区，并包括在所述第一横向与在平行于所述衬底且垂直于所述第一横向的第二横向上呈阵列排列的多个过渡沟道柱；虚拟沟道柱阵列，形成于所述堆叠层中且位于所述虚拟沟道柱区，并包括在所述第一横向与所述第二横向上呈阵列排列的多个虚拟沟道柱；栅极隔槽，形成于所述堆叠层中并沿所述第二横向延伸，且设置于所述过渡沟道柱阵列与所述虚拟沟道柱阵列之间。2.根据权利要求1所述的半导体器件，其特征在于，所述虚拟沟道柱设置于所述堆叠层所形成的阶梯区。3.根据权利要求1所述的半导体器件，其特征在于，所述栅极隔槽包括多个且沿所述第一横向间隔排布，并由所述过渡沟道柱阵列向所述虚拟沟道柱阵列的方向上的排布密度逐渐减小。4.根据权利要求1所述的半导体器件，其特征在于，所述栅极隔槽包括多个且沿所述第二横向间隔排布而呈虚线形。5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括栅线狭缝，所述栅线狭缝沿垂直于所述衬底的纵向贯穿所述堆叠层，且沿所述第一横向延伸。6.根据权利要求5所述的半导体器件，其特征在于，所述栅极隔槽与所述栅线狭缝的材料相同。7.根据权利要求1所...

【专利技术属性】
技术研发人员：刘思敏，徐伟，许波，郭亚丽，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：