存储器、存储器芯片以及存储器数据存取方法技术

本发明专利技术提供一种存储器、存储器芯片以及存储器数据存取方法。本发明专利技术的存储器包含多个存储器芯片。多个存储器芯片中的每一个包含第一体组、第二体组以及读取放大器及写入放大器。第一体组包含多个第一存储体。第二体组包含多个第二存储体。读取放大器及写入放大器分别耦接至第一体组及第二体组。读取放大器及写入放大器经配置以独立地存取不同体组。大器经配置以独立地存取不同体组。大器经配置以独立地存取不同体组。

【技术实现步骤摘要】
存储器、存储器芯片以及存储器数据存取方法


[0001]本专利技术大体上涉及存储器数据存取技术，特定而言，涉及一种存储器、存储器芯片以及存储器数据存取方法。
[0002]相关申请的交叉参考
[0003]本申请案主张2019年8月15日申请的美国临时申请案序列号62/886,973的优先权益。以上所提及的专利申请案的全部内容特此以引用的方式并入本文中，且成为本说明书的一部分。

技术介绍

[0004]在一般存储器架构中，存储器的多个存储器芯片中的每一个仅包含具有多个存储体的一个存储体组，其中存储器芯片中的每一个还包含一个读取放大器及一个写入放大器。也就是说，存储器芯片中的每一个必须在不同时间分别执行读取操作及写入操作。换言之，若存储器芯片中的一个在相同时间具有读取需求及写入需求，则存储器芯片中的一个必须执行读取操作及写入操作中的一个，且随后在完成前一操作之后执行读取操作及写入操作中的另一个。因此，一般存储器架构的存储器的存储器数据存取效率较低，且易于发生存储器数据存取冲突。因此，关于如何使存储器达到良好数据存取效率以及减少存储器数据存取冲突，下文提供若干实施例的解决方案。

技术实现思路

[0005]本专利技术针对一种存储器、存储器芯片以及存储器数据存取方法，且能够提供较佳存储器数据存取效率。
[0006]本专利技术的存储器包含多个存储器芯片。多个存储器芯片中的每一个包含第一体组、第二体组以及读取放大器及写入放大器。第一体组包含多个第一存储体(Bank)。第二体组包含多个第二存储体。读取放大器及写入放大器分别耦接至第一体组及第二体组，且经配置以独立地存取不同体组。
[0007]在本专利技术的一实施例中，各多个存储器芯片的读取放大器经由第一子输入/输出总线耦接至第一输入/输出总线。第一输入/输出总线的频宽大于第一子输入/输出总线的频宽，以使得多个存储器芯片的读取放大器的至少部分同时经由第一输入/输出总线传输数据。
[0008]在本专利技术的一实施例中，第一输入/输出总线的频宽等于耦接多个存储器芯片的读取放大器的第一子输入/输出总线的频宽的总和。
[0009]在本专利技术的一实施例中，各多个存储器芯片的写入放大器经由第二子输入/输出总线耦接至第二输入/输出总线。第二输入/输出总线的频宽大于第二子输入/输出总线的频宽，以使得多个存储器芯片的写入放大器的至少部分同时经由第二输入/输出总线接收数据。
[0010]在本专利技术的一实施例中，第二输入/输出总线的频宽等于耦接多个存储器芯片的
写入放大器的第二子输入/输出总线的频宽的总和。
[0011]在本专利技术的一实施例中，存储器芯片中的一个接收读取开始命令以开始读取操作，且存储器芯片中的一个的读取放大器在读取操作的读取时段期间自第一体组及第二体组中的一个读取第一数据。存储器芯片中的一个在读取时段期间连续接收写入开始命令以开始写入操作，且存储器芯片中的一个的写入放大器在写入操作的写入时段期间将第二数据写入至第一体组及第二体组中的一个中，其中读取时段与写入时段部分交叠。
[0012]在本专利技术的一实施例中，多个第一存储体及多个第二存储体中的每一个为存储器阵列。存储器阵列包含多个子存储器阵列。多个子存储器阵列经由全局数据线耦接至读取放大器及写入放大器。当读取放大器在读取时段期间根据读取开始命令自全局数据线读取多个子存储器阵列中的一个的第一数据时，写入放大器预先接收第二数据以开始写入时段。在读取放大器完成在读取时段期间自全局数据线接收第一数据之后，写入放大器将第二数据连续传输至全局数据线以用于在写入时段期间写入至相同或不同子存储器阵列中。
[0013]在本专利技术的一实施例中，多个存储器芯片中的每一个包含选择器。选择器经由第一内部输入/输出总线耦接至读取放大器，经由第二内部输入/输出总线耦接至写入放大器，且经由子共享输入/输出总线耦接至共享输入/输出总线。选择器经配置以选择以经由读取放大器及写入放大器来存取第一体组或第二体组。
[0014]在本专利技术的一实施例中，子共享输入/输出总线的频宽大于或等于第一内部输入/输出总线及第二内部输入/输出总线的频宽的总和，以使得读取放大器及写入放大器同时存取不同存储体。
[0015]在本专利技术的一实施例中，共享输入/输出总线的频宽等于两个子共享输入/输出总线的频宽的总和。
[0016]本专利技术的存储器芯片包含第一体组、第二体组以及读取放大器及写入放大器。第一体组包含多个第一存储体。第二体组包含多个第二存储体。读取放大器及写入放大器分别耦接至第一体组及第二体组，且经配置以独立地存取不同体组。
[0017]存储器数据存取方法适用于本专利技术的存储器芯片。存储器芯片包含第一体组、第二体组、读取放大器以及写入放大器。读取放大器及写入放大器经配置以独立地存取不同体组。数据存取方法包含以下步骤。由存储器芯片接收读取开始命令以开始读取操作。由读取放大器在读取操作的读取时段期间自第一体组及第二体组中的一个读取第一数据。在读取时段期间，由存储器芯片连续接收写入开始命令以开始写入操作。由写入放大器在写入操作的写入时段期间将第二数据写入至第一体组及第二体组中的一个中，其中读取时段与写入时段部分交叠。
[0018]基于上文，根据本专利技术的存储器、存储器芯片以及存储器数据存取方法，存储器的存储器芯片能够同时对不同存储体组执行读取操作及写入操作，因此存储器芯片及存储器能够提供较佳存储器数据存取效率。
[0019]为使本专利技术的前述特征及优点更容易理解，下文详细描述附有随附图式的实施例。
附图说明
[0020]包含附图以提供本专利技术的进一步理解，且附图并入于本说明书中并构成本说明书
的一部分。图式说明本专利技术的例示性实施例，且与本说明书一起用以解释本专利技术的原理。
[0021]图1为根据本专利技术的一实施例的存储器的示意性架构图。
[0022]图2为根据本专利技术的一实施例的存储器芯片的示意性架构图。
[0023]图3为根据本专利技术的一实施例的存取相同存储体组的操作时序图。
[0024]图4为根据本专利技术的另一实施例的存取相同存储体组的操作时序图。
[0025]图5为根据本专利技术的一实施例的存取不同存储体组的操作时序图。
[0026]图6为根据本专利技术的另一实施例的存取不同存储体组的操作时序图。
[0027]图7为根据本专利技术的另一实施例的存储器的示意性架构图。
[0028]图8为根据本专利技术的一实施例的存储器数据存取方法的流程图。
具体实施方式
[0029]为使本专利技术的内容更易于理解，列出以下实施例作为本专利技术的实例，所述实例可完全相应地实施。另外，若可能，则在图式中以相同标识数字标记的元件/组件/步骤及实施方案模式表示相同或类似部分。
[0030]图1为根据本专利技术的一实施例的存储器的示意性架构图。参考图1，存储器100包含存储器芯片110、存储器芯片120、存储器芯片130以及存储器芯片140，且多个存储器芯片110、存储器芯片120本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括多个存储器芯片，其中所述多个存储器芯片中的每一个包括：第一体组，包括多个第一存储体；第二体组，包括多个第二存储体；以及读取放大器及写入放大器，分别耦接至所述第一体组及所述第二体组，且经配置以独立地存取不同体组。2.如权利要求1所述的存储器，其中各所述多个存储器芯片的所述读取放大器经由第一子输入/输出总线耦接至第一输入/输出总线，且所述第一输入/输出总线的频宽大于所述第一子输入/输出总线的频宽，以使得所述多个存储器芯片的所述读取放大器的至少部分同时经由所述第一输入/输出总线传输数据。3.如权利要求2所述的存储器，其中所述第一输入/输出总线的所述频宽等于耦接所述多个存储器芯片的所述读取放大器的所述第一子输入/输出总线的所述频宽的总和。4.如权利要求1所述的存储器，其中各所述多个存储器芯片的所述写入放大器经由第二子输入/输出总线耦接至第二输入/输出总线，且所述第二输入/输出总线的频宽大于所述第二子输入/输出总线的频宽，以使得所述多个存储器芯片的所述写入放大器的至少部分经由所述第二输入/输出总线同时接收数据。5.如权利要求4所述的存储器，其中所述第二输入/输出总线的所述频宽等于耦接所述多个存储器芯片的所述写入放大器的所述第二子输入/输出总线的所述频宽的总和。6.如权利要求1所述的存储器，其中存储器芯片中的一个接收读取开始命令以开始读取操作，且所述存储器芯片中的一个的所述读取放大器在所述读取操作的读取时段期间自所述第一体组及所述第二体组中的一个读取第一数据，其中所述存储器芯片中的一个在所述读取时段期间连续接收写入开始命令以开始写入操作，且所述存储器芯片中的一个的所述写入放大器在所述写入操作的写入时段期间将第二数据写入至所述第一体组及所述第二体组中的所述一个中，其中所述读取时段与所述写入时段部分交叠。7.如权利要求6所述的存储器，其中所述多个第一存储体及所述多个第二存储体中的每一个为存储器阵列，且所述存储器阵列包括：多个子存储器阵列，经由全局数据线耦接至所述读取放大器及所述写入放大器，其中当所述读取放大器在所述读取时段期间根据所述读取开始命令自所述全局数据线读取所述多个子存储器阵列中的一个的所述第一数据时，所述写入放大器预先接收所述第二数据以开始所述写入时段，其中在读取放大器完成在所述读取时段期间自所述全局数据线接收所述第一数据之后，所述写入放大器将所述第二数据连续传输至所述全局数据线以用于在所述写入时段期间写入至相同或不同子存储器阵列中。8.如权利要求1所述的存储器，其中所述多个存储器芯片中的每一个包括：选择器，经由第一内部输入/输出总线耦接至所述读取放大器，经由第二内部输入/输出总线耦接至所述写入放大器，经由子共享输入/输出总线耦接至共享输入/输出总线，且经配置以选择以经由所述读取放大器及所述写入放大器来存取所述第一体组或所述第二体组。9.如权利要求8所述的存储器，其中所述子共享输入/输出总线的频宽大于或等于所述
第一内部输入/输出总线及所述第二内部输入/输出总线的频宽的总和，以使得所述读取放大器及所述写入放大器同时存取不同存储体。10.如权利要求8所述的存储器，其中所述共享输入/输出总线的频宽等于两个子共享输入/输出总线的频宽的总和。11.如权利要求1所述的存储器，其中所述读取放大器及所述写入放大器分别经由不同全局数据线存取所述第一体组及所述第二体组。12.一种存储器芯片，包括：第一体组，包括多个第一存储体；第二体组，包括多个第二存储体；以及读取放大器及写入放...

【专利技术属性】
技术研发人员：越川康二，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：