三段式氧化层屏蔽栅沟槽MOSFET结构制造技术

本发明专利技术涉及一种三段式氧化层屏蔽栅沟槽MOSFET结构，所述MOSFET结构位于外延衬底上，其源极沟槽下方有一区域，该区域内填满与外延反型的材料并借此扩散源扩散形成的P柱和外延来实现电荷平衡。该结构通过CVD工艺在沟槽内填充BSG材料，再经热过程使Boron自动扩散到沟槽外围的硅材料中形成P柱，改变BSG浓度和褪火温度可以有效调节P柱的高宽度及浓度，实现与N型外延层的电荷平衡。采用该SGT MOSFET结构及工艺结构，因其不需要在沟槽内生长更厚的屏蔽电极介质层，同时BSG具有良好的高温回流特性，具备良好的沟槽填充能力，可以将沟槽CD极大程度缩小，因而可以缩小单位元胞尺寸，采用更高掺杂浓度的外延片实现同样的击穿电压，降低器件Rsp，增强市场竞争力。增强市场竞争力。增强市场竞争力。

【技术实现步骤摘要】
三段式氧化层屏蔽栅沟槽MOSFET结构


[0001]本专利技术属于半导体功率器件
，具体涉及一种三段式氧化层屏蔽栅沟槽MOSFET结构。

技术介绍

[0002]SGT（Shield-Gate-Trench，屏蔽栅极沟槽）结构因其具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽（P-Body/N-Epi结）基础上引入了水平耗尽，将器件电场由三角形分布改变为近似矩形分布。在采用同样掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构在中低压功率器件领域得到广泛应用。
[0003]图3为传统的SGT（Shield-Gate-Trench，屏蔽栅极沟槽）结构，先通过一道刻蚀形成沟槽，然后在沟槽内生长屏蔽电极介质层，通常为厚氧化层来实现电荷平衡。这种结构的SGT其源漏击穿电压受控于该氧化层厚度，击穿电压越高，需要氧化层厚度越厚，对于100V器件该氧化层厚度已经达到6000A左右。因而，在器件设计时需要将沟槽CD定义的比较宽（100V器件沟槽CD需要1um以上）。而目前SGT器件设计的一个主流方向是为了获得更低的Rsp(单位面积导通电阻)，需要尽可能缩小单位元胞的尺寸，传统的SGT结构特点显然阻碍了其自身发展。
[0004]图2为更为先进的SGT（Shield-Gate-Trench，屏蔽栅极沟槽）结构，可以进一步缩小Rsp(单位面积导通电阻)，先通过一道刻蚀形成沟槽，然后在其沟槽底部注入与外延相反的离子，形成一定形状的反型结，然后在此基础上构建传统的SGT结构，厚氧化层和沟槽底部结都会来尽量实现电荷平衡。在与图3传统SGT结构一样的源漏击穿电压下，这种结构的SGT由于底部反型结的引入，增加了反型结与外延的电荷平衡，进一步增加源漏击穿电压，基于此可以进一步降低厚氧化层和外延电阻率。其中理想的沟槽底部结形状为窄宽度、高高度，且宽度均匀。单次或者多次非均等能量的注入不能做到较为理想的结形状，阻碍了先进SGT的进一步发展。

技术实现思路

[0005]本专利技术的目的是提供一种三段式氧化层屏蔽栅沟槽MOSFET结构，克服现有技术的缺陷。
[0006]本专利技术所采用的技术方案为：三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：所述MOSFET结构位于外延衬底上，其源极沟槽下方有一区域，该区域内填满与外延反型的材料并借此扩散源扩散形成的P柱。
[0007]所述MOSFET结构的源极沟槽下方区域为一深沟槽。
[0008]深沟槽中填充材料区域宽度窄、高度高，宽度在0.2-2微米范围，高度在0.5-17微米范围，在Si表面以下深度在2微米至17微米之间。
[0009]深沟槽中填充材料区域两侧表面呈斜面，沟槽侧壁角度在87.5-89.5
°
之间，且侧
壁表面平坦。
[0010]深沟槽中填充的材料为与外延反型的掺杂氧化物，为P型氧化膜，即硼硅玻璃BSG材料。
[0011]MOSFET栅极、源极沟槽与其下方的硼硅玻璃沟槽自对准。
[0012]深沟槽的深度小于MOSFET结构所在外延的厚度。
[0013]硼硅玻璃BSG材料中硼Boron扩散至深沟槽外围的Si材料中，形成P柱，硼硅玻璃BSG材料经过高温过程扩散形成硼扩散层，宽度或高度均匀，且均匀围绕硼硅玻璃BSG材料。
[0014]硼扩散层宽度或高度在0.1-2微米之间。
[0015]所述结构整体的深沟槽的深度在2.5微米至20微米之间，宽度在0.2微米至2微米之间。
[0016]本专利技术具有以下优点：该结构通过CVD工艺在沟槽内填充BSG（硼硅玻璃）材料，再经热过程使Boron自动扩散到沟槽外围的硅材料中形成P柱，改变BSG浓度和褪火温度可以有效调节P柱的高宽度及浓度，实现与N型外延层的电荷平衡。采用该SGT MOSFET结构及工艺结构，因其不需要在沟槽内生长更厚的屏蔽电极介质层，同时BSG具有良好的高温回流特性，具备良好的沟槽填充能力，可以将沟槽CD极大程度缩小，因而可以缩小单位元胞尺寸，采用更高掺杂浓度的外延片实现同样的击穿电压，降低器件Rsp，增强市场竞争力。
附图说明
[0017]图1为本专利技术的结构示意图。
[0018]图2为较先进的SGT结构示意图。
[0019]图3为传统SGT结构示意图。
具体实施方式
[0020]下面结合具体实施方式对本专利技术进行详细的说明。
[0021]本专利技术涉及一种三段式氧化层屏蔽栅沟槽MOSFET结构，所述MOSFET结构位于外延衬底上，其源极沟槽下方有一区域，该区域内填满与外延反型的材料并借此扩散源扩散形成的P柱和外延来实现电荷平衡。
[0022]所述MOSFET结构的源极沟槽下方区域为一深沟槽。深沟槽中填充材料区域宽度窄、高度高，宽度在0.2-2微米范围，高度在0.5-17微米范围，在Si表面以下深度在2微米至17微米之间。深沟槽的深度小于MOSFET结构所在外延的厚度。
[0023]深沟槽中填充材料区域两侧表面呈一定角度，沟槽侧壁角度在87.5-89.5
°
之间，且侧壁表面平坦。深沟槽中填充的材料为与外延反型的掺杂氧化物，为P型氧化膜，即硼硅玻璃BSG材料。
[0024]MOSFET栅极、源极沟槽与其下方的硼硅玻璃沟槽自对准。
[0025]硼硅玻璃BSG材料中硼Boron扩散至深沟槽外围的Si材料中，形成P柱，硼硅玻璃BSG材料经过高温过程扩散形成硼扩散层，宽度或高度均匀，且均匀围绕硼硅玻璃BSG材料。硼扩散层宽度或高度在0.1-2微米之间。
[0026]所述结构整体的深沟槽的深度在2.5微米至20微米之间，宽度在0.2微米至2微米
之间。
[0027]上述结构的构建过程为：步骤一：在Si衬底片表面生长N型外延层，外延层厚度根据器件所需源漏耐压制定，范围从5微米至20微米。
[0028]步骤二：在外延层表面依次形成薄氧化层、薄氮化硅、厚氧化层，形成ONO(氧化硅-氮化硅-氧化硅)膜为硬掩膜。
[0029]步骤三：利用沟槽光刻版进行光刻工艺，需要挖沟槽的位置曝光，无光刻胶掩蔽，其余部分用光刻胶掩蔽，然后通过干法刻蚀，将无光刻胶掩蔽位置刻蚀出深沟槽，然后去除光刻胶。沟槽其深度在3微米至20微米之间，宽度在0.3微米至2微米之间。
[0030]步骤四：利用CVD工艺在深沟槽内填充BSG材料，并进行回流，保证将深沟槽内填满并且表面平整。
[0031]步骤五：利用干法腐蚀将沟槽内BSG腐蚀至Si表面以下2微米至17微米。
[0032]步骤六：利用高温氧化工艺形成厚的热氧化层，同时使硼硅玻璃BSG材料中硼Boron扩散至深沟槽外围的Si材料中，形成均匀宽度的P柱。
[0033]硼硅玻璃BSG中硼扩散工艺与厚氧化层生长同步进行，温度、时间和通气条件一致。如果氧化条件的温度低和时间短，可以额外增加褪火硼扩散工艺，高温褪火的温度在800C至1150C之间，褪火过程只通入氮气。
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：所述MOSFET结构位于外延衬底上，其源极沟槽下方有一区域，该区域内填满与外延反型的材料并借此扩散源扩散形成的P柱。2.根据权利要求1所述的三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：所述MOSFET结构的源极沟槽下方区域为一深沟槽。3.根据权利要求2所述的三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：深沟槽中填充材料区域宽度窄、高度高，宽度在0.2-2微米范围，高度在0.5-17微米范围，在Si表面以下深度在2微米至17微米之间。4.根据权利要求3所述的三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：深沟槽中填充材料区域两侧表面呈斜面，沟槽侧壁角度在87.5-89.5
°
之间，且侧壁表面平坦。5.根据权利要求4所述的三段式氧化层屏蔽栅沟槽MOSFET结构，其特征在于：深沟槽中填充的材料为与外延反型的掺杂氧化物，为...

【专利技术属性】
技术研发人员：杨乐，李铁生，楼颖颖，李恩求，刘琦，
申请(专利权)人：龙腾半导体股份有限公司，
类型：发明
国别省市：