【技术实现步骤摘要】
半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请基于2019年8月8日提交的日本专利申请第2019-146505号并要求其优先权，其全部内容通过引用并入本文。
[0003]本文描述的实施例一般地涉及半导体存储器装置。
技术介绍
[0004]NAND闪速存储器被称为半导体存储器装置。
技术实现思路
[0005]通常，根据一个实施例，一种半导体存储器装置包含：多个第一绝缘层，其在第一方向上彼此分开布置；多个第一互连层，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向上延伸；多个第二互连层，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向上与所述第一互连层相邻布置并在所述第二方向上延伸；多个第一半导体层，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；多个第二半导体层，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和分离区域，其包含多个第一部分和多个第二部分。所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置。所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出。从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结。所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分在所述第三方向上彼此分开。
[0006]根据本实施例，可以提供一种能够降低制造成本的半导体存储器装置。
附图说明>[0007]图1是根据第一实施例的半导体存储器装置的框图；
[0008]图2是根据第一实施例的半导体存储器装置中包含的存储器单元阵列的电路图；
[0009]图3是根据第一实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
[0010]图4是图3中示出的区域RA的放大图；
[0011]图5是沿图3的线A1-A2截取的横截面视图；
[0012]图6是沿图3的线B1-B2截取的横截面视图；
[0013]图7是沿图3的线C1-C2截取的横截面视图；
[0014]图8-16是示出了制造根据第一实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
[0015]图17是根据第二实施例的第一实例的半导体存储器装置的存储器单元阵列的横
截面视图；
[0016]图18是根据第二实施例的第二实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
[0017]图19是根据第三实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
[0018]图20是图19中示出的区域RA的放大图；
[0019]图21是沿图19的线A1-A2截取的横截面视图；
[0020]图22是沿图19的线B1-B2截取的横截面视图；
[0021]图23-29是示出了制造根据第三实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
[0022]图30是根据第四实施例的第一实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
[0023]图31是根据第四实施例的第二实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
[0024]图32是根据第五实施例的半导体存储器装置的平面图；
[0025]图33是根据第五实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
[0026]图34是沿图33的线D1-D2截取的横截面视图；
[0027]图35是沿图33的线E1-E2截取的横截面视图；
[0028]图36-45是示出了制造根据第五实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
[0029]图46是根据第六实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
[0030]图47是图46中示出的区域RA的放大图；
[0031]图48是沿图46的线A1-A2截取的横截面视图；
[0032]图49是沿图46的线B1-B2截取的横截面视图；
[0033]图50-59是示出了制造根据第六实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
[0034]图60是根据第七实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
[0035]图61是图60中示出的区域RA的放大图；
[0036]图62是沿图60的线A1-A2截取的横截面视图；
[0037]图63是沿图60的线B1-B2截取的横截面视图；和
[0038]图64-72是示出了制造根据第七实施例的半导体存储器装置中包含的存储器单元阵列的过程的图。
具体实施方式
[0039]在下文中，将参考附图描述实施例。在下面的描述中，具有大致相同的功能和配置的结构元件将被赋予相同的附图标记，并且将仅在必要时给出重复的描述。下面待描述的实施例被示出为用于体现实施例的技术思想的装置或方法的实例，并且不旨在将组件的材料、形状、结构、布置等限制为以下描述的那些。实施例的技术思想可以在权利要求中进行各种修改。
[0040]1.第一实施例
[0041]将描述根据第一实施例的半导体存储器装置。在下文中，存储器单元晶体管三维地堆叠在半导体衬底上的三维堆叠NAND型闪速存储器将被描述为半导体存储器装置的一个实例。
[0042]1.1配置
[0043]1.1.1半导体存储器装置的整体配置
[0044]将参考图1描述半导体存储器装置的整体配置的一个实例。图1是示出了半导体存储器装置的基本整体配置的框图的一个实例。
[0045]如图1中所示，半导体存储器装置1包含存储核心单元10和外围电路单元20。
[0046]存储核心单元10包含存储器单元阵列11、行解码器12和感测放大器13。
[0047]存储器单元阵列11包含多个块BLK(BLK0、BLK1、BLK2、
……
)。每个块BLK包含多个(在本实施例中为四个)串单元SU(SU0到SU3)，每个串单元SU由一组NAND串NS构成，每个NAND串NS包含串联耦合的多个存储器单元晶体管。存储器单元阵列11中的块BLK的数量和每个块BLK中的串单元SU的数量可以被设计为任何数量。
[0048]行解码器12对从未示出的外部控制器接收的行地址进行解码。基于解码的结果，行解码器12选择在存储器单元阵列11中在行方向上延伸的互连。更具体地，行解码器12将电压施加到各个互连(字线WL和选择栅极线SGD和SGS)，以选择在行方向上对准的存储器单元。
[0049]在数据读取时，感测放大器13经由位线感测从一个块BLK读取的数据。在数据写入时，感测放大器13经由位线将与写入数据相对应的电压施加到存储器单元阵列11。
[0050]外围电路单元20包含定序器21和电压发生器22。
[0051]定序器21控制半导体存储器装置1的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储器装置，其包括：多个第一绝缘层，其在第一方向上彼此分开布置；多个第一互连层，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向上延伸；多个第二互连层，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向上与所述第一互连层相邻布置并在所述第二方向上延伸；多个第一半导体层，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；多个第二半导体层，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和分离区域，其包含多个第一部分和多个第二部分，所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置，所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出，其中从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结，并且所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分在所述第三方向上彼此分开。2.根据权利要求1所述的装置，其中每个所述第一部分包含第一导电层，并且每个所述第二部分包含第二绝缘层。3.根据权利要求1所述的装置，其中在与所述第一方向相交并且包含所述第一互连层中的一个和所述第二互连层中的一个的横截面中，所述第一部分中的两个相邻第一部分的中心之间的第一长度小于从所述第一部分中的一个的中心到与所述第一部分中的所述一个相对应的所述第二部分中的一个的外围的第二长度的两倍。4.根据权利要求1所述的装置，其中所述第一绝缘层的一部分提供在所述第一部分中的一个和与所述第一部分中的所述一个相邻的所述第一部分中的另一个之间。5.根据权利要求1所述的装置，其进一步包括：电荷存储层，其提供在所述第一半导体层中的一个和所述第一互连层中的一个之间。6.根据权利要求1所述的装置，其中所述第一部分和所述第二部分包含第二绝缘层，并且不包含任何导电层。7.根据权利要求6所述的装置，其中所述第二部分中的至少一个包含被所述第二绝缘层包围的气隙。8.根据权利要求1所述的装置，其中所述第一部分和所述第二部分中的每一个包含气隙。9.根据权利要求8所述的装置，其中所述分离区域包含提供在所述气隙的侧表面和底表面上的绝缘膜。10.根据权利要求8所述的装置，其中所述分离区域包含局部提供在所述气隙和所述第一互连层之间以及所述气隙和所述
第二互连层之间的绝缘膜。11.根据权利要求1所述的装置，其中每个所述第一部分包含气隙，并且每个所述第二部分不包含气隙。12.根据权利要求1所述的装置，其中所述第一半导体层和所述第二半导体层中的每...
【专利技术属性】
技术研发人员：川口元气，吉水康人，志摩祐介，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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