3D存储器件的制造方法及其3D存储器件技术

公开了一种3D存储器件的制造方法，包括：在衬底上依次形成第一牺牲层，绝缘叠层结构和贯穿所述绝缘叠层结构的多个沟道柱，所述绝缘叠层结构包括交替堆叠的绝缘层和第二牺牲层；形成贯穿所述绝缘叠层结构的栅线缝隙；通过栅线缝隙去除第一牺牲层，形成与栅线缝隙连通的第一空腔；经过多次在栅线缝隙和第一空腔中填充金属层和对所述金属层进行蚀刻，从而形成栅极导体层。本发明专利技术的3D存储器件的制造方法，在将第一牺牲层置换为栅极导体的过程中，通过多次填充以及回蚀刻的步骤，避免了第一空腔未填满而栅线缝隙已经闭合的情况，从而提高了3D存储器件的良率和可靠性。储器件的良率和可靠性。储器件的良率和可靠性。

【技术实现步骤摘要】
3D存储器件的制造方法及其3D存储器件


[0001]本专利技术涉及存储器件
，特别涉及一种3D存储器件的制造 方法及其3D存储器件。

技术介绍

[0002]存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随 着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越 来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即， 3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在 单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
[0003]现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失 性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND 存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以 实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结 构的3D存储器件获得了广泛的应用。
[0004]在3D NAND的产品结构中，在绝缘叠层中形成栅线缝隙，通过栅 线缝隙将绝缘叠层置换为栅叠层结构，但是在实际的制造过程中，存在 栅线缝隙的宽度CD小于去除牺牲层后的空腔space高度的情况，如图1 所示，这种情况下，在空腔中填充金属材料时容易出现空腔还未填充好， 而栅线缝隙已经闭合的情况，降低了3D存储器件的良率和可靠性。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的在于提供一种3D存储器件的制造方 法，在将第一牺牲层置换为栅极导体的过程中，通过多次填充以及回蚀 刻的步骤，避免了第一空腔未填满而栅线缝隙已经闭合的情况，从而提 高了3D存储器件的良率和可靠性。
[0006]根据本专利技术的一方面，提供一种3D存储器件的制造方法，包括： 在衬底上依次形成第一牺牲层，绝缘叠层结构和贯穿所述绝缘叠层结构 的多个沟道柱，所述绝缘叠层结构包括交替堆叠的绝缘层和牺牲层；形 成贯穿所述绝缘叠层结构的栅线缝隙；通过栅线缝隙去除所述第一牺牲 层，形成与栅线缝隙连通的第一空腔；经过多次在栅线缝隙和第一空腔 中填充金属层和对所述金属层进行蚀刻，从而形成栅极导体层。
[0007]优选地，经过多次在栅线缝隙和第一空腔中填充金属层和对所述金 属层进行蚀刻，从而形成栅极导体层的步骤包括：经由所述栅线缝隙在 所述第一空腔中填充金属层；对所述栅线缝隙中的金属层进行回蚀刻， 暴露所述金属层中的第一空腔；经由所述栅线缝隙再次填充金属层。
[0008]优选地，还包括：对所述栅线缝隙中的金属层进行回蚀刻以及再次 填充金属层，直到所述金属层中没有空腔。
[0009]优选地，对所述栅线缝隙中的金属层进行回蚀刻的步骤包括：经由 所述栅线缝隙在所述第一空腔中填充氧化物；对栅线缝隙中的氧化物进 行回蚀刻，保留所述第一空腔中的氧化物；对所述栅线缝隙中侧壁的金 属层进行回蚀刻，保留所述第一空腔中的金属层；
去除所述第一空腔中 的氧化物。
[0010]优选地，经由所述栅线缝隙在所述第一空腔中填充金属层的步骤之 前，还包括：在所述栅线缝隙的侧壁形成蚀刻停止层。
[0011]优选地，在所述栅线缝隙的侧壁形成蚀刻停止层和经由所述栅线缝 隙在所述第一空腔中填充金属层的步骤之间，还包括：经由所述栅线缝 隙和所述第一空腔去除所述沟道柱的部分氧化物-氮化物-氧化物结构； 在所述第一空腔中沿所述沟道柱的侧壁与所述衬底表面形成外延层。
[0012]优选地，在所述空腔中沿所述沟道柱的侧壁与衬底表面形成外延层 与经由所述栅线缝隙在所述第一空腔中填充金属层的步骤之间，还包括： 去除所述栅线缝隙侧壁的蚀刻停止层；去除所述绝缘叠层结构中的第二 牺牲层，形成第二空腔，在所述第二空腔中填充金属层。
[0013]优选地，去除所述绝缘叠层结构中的第二牺牲层的步骤之后，还包 括：对所述外延层进行氧化，形成第二绝缘层。
[0014]优选地，在衬底上形成第一牺牲层的步骤之前，还包括：对所述衬 底进行离子注入，形成掺杂层，所述第一牺牲层位于所述掺杂层的表面 上。
[0015]优选地，所述沟道柱依次包括：第三绝缘层，沟道层，隧穿介质层， 电荷存储层和阻挡介质层，所述阻挡介质层与所述绝缘叠层结构接触。
[0016]优选地，经由所述栅线缝隙和所述第一空腔去除所述沟道柱的隧穿 介质层，电荷存储层和阻挡介质层，暴露所述沟道层。
[0017]优选地，去除所述绝缘叠层结构中的第二牺牲层以及在所述第二空 腔中填充金属层的步骤之间，还包括：经由所述栅线缝隙在所述第一空 腔和所述第二空腔中形成核层，所述核层位于所述金属层与第一绝缘层 之间。
[0018]优选地，在经过多次在栅线缝隙和第一空腔中填充金属层和对所述 金属层进行蚀刻，从而形成栅极导体层的步骤之后，还包括：在所述栅 线缝隙中形成源极导电通道。
[0019]优选地，在所述栅线缝隙中形成源极导电通道的步骤包括：在所述 栅线缝隙的侧壁上形成隔离层，在所述栅线缝隙中沉积导电材料，形成 源极导电通道，所述隔离层隔离所述源极导电通道与所述栅极导体。
[0020]根据本专利技术的另一方面，提供一种3D存储器件，根据如前述所述 的3D存储器件的制造方法形成的3D存储器件。
[0021]本专利技术提供的3D存储器件的制造方法，在将第一牺牲层置换为栅 极导体的过程中，通过多次填充以及回蚀刻的步骤，避免了第一空腔未 填满而栅线缝隙已经闭合的情况，从而提高了3D存储器件的良率和可 靠性。。
附图说明
[0022]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他 目的、特征和优点将更为清楚，在附图中：
[0023]图1示出了现有技术中3D存储器件置换栅极导体的截面图；
[0024]图2a和图2b分别示出了3D存储器结构的存储单元串的电路图和 结构示意图；
[0025]图3a至图3l示出了根据本专利技术实施例的3D存储器件的的制造方法 的各阶段截面
图。
具体实施方式
[0026]以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中， 相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中 的各个部分没有按比例绘制。
[0027]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件 采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按 比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在 一幅图中描述经过数个步骤后获得的半导体结构。
[0028]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另 一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另 一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或 区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一 区域“下面”或“下方”。
[0029]如果为了描述直接位于另一层、另一区域上面的情形，本文将采用
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【技术保护点】

【技术特征摘要】
1.一种3D存储器件的制造方法，包括：在衬底上依次形成第一牺牲层，绝缘叠层结构和贯穿所述绝缘叠层结构的多个沟道柱，所述绝缘叠层结构包括交替堆叠的绝缘层和第二牺牲层；形成贯穿所述绝缘叠层结构的栅线缝隙；通过栅线缝隙去除所述第一牺牲层，形成与栅线缝隙连通的第一空腔；经过多次在栅线缝隙和第一空腔中填充金属层和对所述金属层进行蚀刻，从而形成栅极导体层。2.根据权利要求1所述的制造方法，其中，经过多次在栅线缝隙和第一空腔中填充金属层和对所述金属层进行蚀刻，从而形成栅极导体层的步骤包括：经由所述栅线缝隙在所述第一空腔中填充金属层；对所述栅线缝隙中的金属层进行回蚀刻，暴露所述金属层中的第一空腔；经由所述栅线缝隙再次填充金属层。3.根据权利要求2所述的制造方法，其中，还包括：对所述栅线缝隙中的金属层进行回蚀刻以及再次填充金属层，直到所述金属层中没有空腔。4.根据权利要求2所述的制造方法，其中，对所述栅线缝隙中的金属层进行回蚀刻的步骤包括：经由所述栅线缝隙在所述第一空腔中填充氧化物；对栅线缝隙中的氧化物进行回蚀刻，保留所述第一空腔中的氧化物；对所述栅线缝隙中侧壁的金属层进行回蚀刻，保留所述第一空腔中的金属层；去除所述第一空腔中的氧化物。5.根据权利要求2所述的制造方法，其中，经由所述栅线缝隙在所述第一空腔中填充金属层的步骤之前，还包括：在所述栅线缝隙的侧壁形成蚀刻停止层。6.根据权利要求5所述的制造方法，其中，在所述栅线缝隙的侧壁形成蚀刻停止层和经由所述栅线缝隙在所述第一空腔中填充金属层的步骤之间，还包括：经由所述栅线缝隙和所述第一空腔去除所述沟道柱的部分氧化物-氮化物-氧化物结构；在所述第一空腔中沿所述沟道柱的侧壁与所述衬底表面形成外延层。7.根据权利要求6所述的制造方法，其中，在所述空腔中沿所述沟道...

【专利技术属性】
技术研发人员：高庭庭，薛家倩，薛磊，刘小欣，耿万波，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：