集成电路器件及其形成方法技术

一种集成电路器件包括第一电源轨、在第一方向上延伸的第一有源区以及接触第一有源区并且在垂直于第一方向的第二方向上延伸的多个栅极。第一晶体管包括第一有源区和栅极中的第一栅极。第一晶体管具有第一阈值电压(VT)。第二晶体管包括第一有源区和栅极中的第二栅极。第二晶体管具有不同于第一VT的第二VT。打结晶体管位于第一晶体管和第二晶体管之间，并且包括第一有源区和栅极中的第三栅极，其中第三栅极连接至第一电源轨。本发明专利技术的实施例还涉及形成集成电路器件的方法。

【技术实现步骤摘要】
集成电路器件及其形成方法
本专利技术的实施例涉及集成电路器件及其形成方法。
技术介绍
诸如鳍基金属氧化物半导体场效应晶体管(FinFET)的垂直半导体器件是半导体衬底的表面上的三维结构。鳍从衬底的主体向上延伸，并且可以通过在衬底上沉积鳍材料，蚀刻衬底的非鳍区或其组合来形成。FET的沟道形成在该垂直鳍中，并且在鳍上方(例如，包裹)提供栅极。将栅极包裹在鳍周围增加了沟道区域和栅极之间的接触面积，并且允许栅极从两侧控制沟道。随着集成电路器件变小，器件之间的间距或“节距”可能会导致相邻器件之间的电磁干扰。可以将诸如FinFET的相邻器件电隔离，其中可以将相邻的晶体管用作隔离器件。这样的隔离器件可以称为“打结”器件，其中，打结器件的有源区设置为断开状态。可以偏置隔离器件的栅极(“打结栅极”)以将隔离器件置于断开状态并为相邻的有源器件提供隔离。
技术实现思路
本专利技术的实施例提供了一种集成电路器件，包括：第一电源轨；第一有源区，在第一方向上延伸；多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；第一晶体管，本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n第一电源轨；/n第一有源区，在第一方向上延伸；/n多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；/n第一晶体管，包括所述第一有源区和所述栅极中的第一栅极，所述第一晶体管具有第一阈值电压(VT)；/n第二晶体管，包括所述第一有源区和所述栅极中的第二栅极，所述第二晶体管具有不同于所述第一阈值电压的第二阈值电压；以及/n打结晶体管，位于所述第一晶体管和所述第二晶体管之间，所述打结晶体管包括所述第一有源区和所述栅极中的第三栅极，其中，所述第三栅极连接至所述第一电源轨。/n

【技术特征摘要】
20190619 US 62/863,387;20200520 US 16/879,1661.一种集成电路器件，包括：
第一电源轨；
第一有源区，在第一方向上延伸；
多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；
第一晶体管，包括所述第一有源区和所述栅极中的第一栅极，所述第一晶体管具有第一阈值电压(VT)；
第二晶体管，包括所述第一有源区和所述栅极中的第二栅极，所述第二晶体管具有不同于所述第一阈值电压的第二阈值电压；以及
打结晶体管，位于所述第一晶体管和所述第二晶体管之间，所述打结晶体管包括所述第一有源区和所述栅极中的第三栅极，其中，所述第三栅极连接至所述第一电源轨。


2.根据权利要求1所述的集成电路器件，其中，所述第三栅极通过第一导电通孔连接至所述第一电源轨。


3.根据权利要求1所述的集成电路器件，其中，所述第一有源区包括鳍。


4.根据权利要求1所述的集成电路器件，其中，所述打结晶体管是P型金属氧化物半导体(PMOS)晶体管，并且其中，所述第一电源轨是VDD电源轨。


5.根据权利要求1所述的集成电路器件，其中，所述打结晶体管是N型金属氧化物半导体(NMOS)晶体管，并且其中，所述第一电源轨是VSS电源轨。


6.根据权利要求4所述的集成电路器件，其中，所述第一晶体管和所述第二晶体管是P型金属氧化物半导体晶体管。


7.根据权利要求5所述的集成电路器件，其中，所述第一晶体管和所述第二晶体管是N型金属氧化物半导体晶体管。


8.根据权利要求6所述的集成电路器件，其中，所述多个栅极是多晶硅栅极，所述集成电路器件还包括：
VSS电源轨；
第二有源区，在所述第一方向上延伸，其中，多个多晶硅栅极接触所述第二有源区；
第一N型金属氧化物半导体晶体管，包括所述第二有源区和第一多晶硅栅极，所述第一N型金属氧化物半导体晶体管具有所述第一阈值电压；
第二N型金属氧化物半导体...

【专利技术属性】
技术研发人员：简绍伦，江庭玮，庄惠中，苏品岱，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71