半导体器件和用于制备晶片的方法技术

公开了半导体器件和用于制备晶片的方法。在实施例中，半导体器件包括具有能够支承至少一种III族氮化物的外延生长的第一表面的支承层、位于支承层的第一表面上的外延的基于III族氮化物的多层结构、以及位于支承层的第一表面处的寄生沟道抑制区。

【技术实现步骤摘要】
半导体器件和用于制备晶片的方法
技术介绍
迄今，在功率电子应用中使用的晶体管已经典型地是利用硅(Si)半导体材料来制备的。用于功率应用的常见的晶体管器件包括SiCoolMOS®、Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。最近以来，已经考虑了碳化硅(SiC)功率器件。诸如氮化镓(GaN)器件的III族氮化合物(GroupIII-N)半导体器件现在正显现为用以承载大电流、支持高电压并且提供非常低的导通电阻和快速的切换时间的有吸引力的候选。然而，进一步的改进是合期望的。
技术实现思路
在一些实施例中，半导体器件包括：支承层，其具有能够支承至少一种III族氮化物的外延生长的第一表面；外延的基于III族氮化物的多层结构，其位于支承层的第一表面上；以及寄生沟道抑制区，其位于支承层的第一表面上。在一些实施例中，寄生沟道抑制区包括非晶层或多晶层或高缺陷密度区。在一些实施例中，寄生沟道抑制区形成支承层的第一表面。在一些实施例中，寄生抑制区被形成在支承层内并且被通过支承层的材料的一部分在距支承层的第一表面一定距离处与支承层的第一表面分隔开。在一些实施例中，寄生沟道抑制区进一步包括注入物质，其中该物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。在一些实施例中，半导体器件进一步包括非晶SiN层，其被布置在外延的基于III族氮化物的多层结构与支承衬底的第一表面之间。在一些实施例中，寄生沟道抑制层具有与支承层的横向延伸对应的横向延伸。在一些实施例中，寄生沟道抑制层具有与支承层的横向延伸对应的横向延伸，并且寄生沟道抑制层和支承层在半导体器件的整个区域和横向延伸上延伸。在一些实施例中，半导体器件包括被布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构。在一些实施例中，寄生沟道抑制区进一步位于至少一个台面的侧面处或侧面上或侧面中。在一些实施例中，支承层的第一表面和外延的基于III族氮化物的多层结构之间的边界位于台面内并且跨台面的宽度延伸。寄生沟道抑制层可以具有与台面的横向延伸对应的横向延伸，并且可以与台面的侧面相交。在一些实施例中，半导体器件进一步包括绝缘材料，其中台面的侧面嵌入在绝缘材料中。在一些实施例中，半导体器件包括与外延的基于III族氮化物的多层结构相对的第二表面。在一些实施例中，第二表面包括支承层的第二表面和绝缘材料。在一些实施例中，支承层的第二表面在横向上由绝缘材料界定。支承层的第二表面可以实质上与绝缘材料的第二表面共面，并且台面的第一表面实质上与绝缘材料的第一表面共面，支承层的第二表面与台面的第一表面相对，并且绝缘材料的第二表面与绝缘材料的第一表面相对。在一些实施例中，半导体器件的第二表面包括支承层的第二表面，并且支承层的第二表面在台面下方和绝缘材料下方延伸。在实施例中，支承层具有厚度t，并且多层III族氮化物结构具有厚度tn，并且t≤tn。在一些实施例中，支承层具有厚度t，并且处在0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm的范围内。在实施例中，提供了一种制备半导体晶片的方法。方法包括将物质注入到晶片的第一表面中，该第一表面能够支承至少一个III族氮化物层的外延生长，并且形成包括寄生沟道抑制区的经处理的第一表面。方法进一步包括在经处理的第一表面上外延生长多层III族氮化物结构。在实施例中，提供了一种制备半导体晶片的方法，其中方法包括：在晶片的第一表面上外延生长多层III族氮化物结构，该第一表面能够支承至少一个III族氮化物层的外延生长；以及将物质注入到晶片的第二表面中，该第二表面与第一表面相对，并且在第一表面和多层III族氮化物结构之间的边界处或者在第一表面和多层III族氮化物结构之间的界面处形成寄生沟道抑制区。物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种的离子。在实施例中，对物质进行诸如包括以两种或更多种不同的能量对物质进行注入，例如以在20keV至250keV的范围内的两种或更多种不同的能量对物质进行。在实施例中，在1e13cm-2至5e15cm-2或1e14cm-2至5e15cm-2的离子注入剂量下以在20keV至250keV的范围内的能量对物质进行注入。在实施例中，方法进一步包括移除晶片的第二表面的部分并且将晶片的厚度减小到厚度t，多层III族氮化物结构具有厚度tn，其中t≤tn并且0.1μm≤t≤20μm或0.1μm≤t≤1μm或1μm≤t≤2μm。在一些实施例中，方法进一步包括移除多层III族氮化物结构的部分以形成布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构并且被通过晶片的部分与相邻的一个或多个台面在横向上分隔开。在实施例中，将物质注入到至少一个台面的侧面中，并且对寄生沟道抑制区进行形成被定位在至少一个台面的侧面处。在实施例中，方法进一步包括移除晶片的第一表面的部分以使得晶片的第一表面和外延的基于III族氮化物的多层结构之间的边界或者晶片的第一表面和外延的基于III族氮化物的多层结构之间的界面位于台面内并且跨台面的宽度延伸，以及施加绝缘材料，从而台面的侧面被嵌入在绝缘材料中。台面被嵌入在形成绝缘矩阵的绝缘材料中，该绝缘矩阵在台面之间延伸并且可以完全填充台面之间的区。台面的侧面被绝缘材料覆盖。台面的上表面和绝缘材料的上表面可以是实质上共面的。在一些实施例中，方法进一步包括在多层III族氮化物结构上形成金属化结构，金属化结构提供用于晶体管结构的源极、栅极和漏极。在一些实施例中，金属化结构被形成以便包括被布置在每个台面的顶表面上的源极指形部、栅极指形部以及漏极指形部。源极指形部、栅极指形部以及漏极指形部的每个可以包括一个或多个金属层并且每个可以具有细长形状，例如条形。源极指形部、栅极指形部以及漏极指形部可以实质上彼此平行地延伸。在一些实施例中，每个台面提供分离的晶体管器件。在一些实施例中，分离的晶体管器件包括两个或更多个台面。在一些实施例中，金属化结构被形成以便进一步包括：源极总线，其将布置在第一台面上的第一源极指形部与布置在第二台面上的第二源极指形部电耦合；漏极总线，其将布置在第一台面上的第一漏极指形部与布置在第二台面上的第二漏极指形部电耦合；以及栅极总线或栅极流道，其将布置在第一台面上的第一栅极指形部与布置在第二台面上的第二栅极指形部电耦合。源极总线和/或漏极总线可以被布置在绝缘材料上，绝缘材料在台面之间延伸并且其在横向上围绕台面的侧面。多个台面中的两个或更多个被通过源极总线、漏极总线和栅极总线电耦合在一起以形成单个晶体管器件。在一些实施例中，源极总线、漏极总线和栅极总线被至少部分地布置在绝缘材料上。在一些实施例中，多于一个的源极指本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n支承层，其具有能够支承至少一种III族氮化物的外延生长的第一表面；/n外延的基于III族氮化物的多层结构，其位于支承层的第一表面上；/n寄生沟道抑制区，其位于支承层的第一表面处。/n

【技术特征摘要】
20190617 EP 19180719.71.一种半导体器件，包括：
支承层，其具有能够支承至少一种III族氮化物的外延生长的第一表面；
外延的基于III族氮化物的多层结构，其位于支承层的第一表面上；
寄生沟道抑制区，其位于支承层的第一表面处。


2.根据权利要求1所述的半导体器件，其中，寄生沟道抑制区包括非晶层或多晶层或高缺陷密度的区。


3.根据权利要求1或2所述的半导体器件，其中，寄生沟道抑制区形成支承层的第一表面。


4.根据权利要求1至3之一所述的半导体器件，其中，寄生沟道抑制区进一步包括被注入的物质，其中，物质包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al组成的组中的至少一种。


5.根据权利要求1至4之一所述的半导体器件，进一步包括非晶SiN层，其被布置在外延的基于III族氮化物的多层结构与支承衬底的第一表面之间。


6.根据权利要求1至5之一所述的半导体器件，其中，所述半导体器件包括被布置在第一表面上的至少一个台面，每个台面包括外延的基于III族氮化物的多层结构。


7.根据权利要求6所述的半导体器件，其中，寄生沟道抑制区进一步位于所述至少一个台面的侧面处。


8.根据权利要求6或7所述的半导体器件，其中，支承层的第一表面和外延的基于III族氮化物的多层结构之间的界面位于台面中并且跨台面的宽度延伸。


9.根据权利要求6至8之一所述的半导体器件，进一步包括绝缘材料，其中，台面的侧面被嵌入在绝缘材料中。


10.根据权利要求6至9之一所述的半导体器件，其中，所述半导体器件包括与外延的基于III族氮化物的多层结构相对的第二表面，
其中，第二表面包括支承层的第二表面和绝缘材料，其中...

【专利技术属性】
技术研发人员：H布雷希，A比尔纳，J特怀南，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE