半导体结构的制造方法技术

本发明专利技术实施例提供了一种半导体结构制造方法，提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；在所述第一开口中，所述第二气体的分布随着开口深度的增加而减小；去除所述氧化层，得到具有第二厚度的第一介质层；所述第二厚度小于所述第一厚度。如此，在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。

【技术实现步骤摘要】
半导体结构的制造方法
本专利技术涉及半导体
，尤其涉及一种半导体结构的制造方法。
技术介绍
在半导体器件的制造过程中，经常需要在高深宽比(HAR，HighAspectRatios)的开口中形成介质层。一般利用位于开口底部的介质层的厚度(Btop)与位于开口顶部的介质层的厚度(Ttop)的比例来衡量介质层的台阶覆盖率。理想情况下，介质层的厚度随着开口深度的增加保持不变即台阶覆盖率(英文可以表达为stepcoverage)为1，而实际应用中，由于通入用于形成介质层的气体在开口中的密集程度分布呈现如图1a所示的随着深度的增加而减小，因而介质层的厚度会随着开口深度的增加而减少即台阶覆盖率小于1，呈现上厚下薄的形态(如图1b所示)。然而，当阶覆盖率较小时，会影响半导体器件的电学性能，如当开口为三维存储器的沟道孔(CH，ChannelHole)，而CH中的电荷捕获层的台阶覆盖率小于95％时，CH上下电性差异较大，不能满足工艺要求。因此，亟待一种有效的半导体结构的制造方法，在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
技术实现思路
为解决相关技术问题，本专利技术实施例提出的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。本专利技术实施例还提供了一种半导体结构的制造方法，包括：提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；去除所述氧化层，得到第二厚度的第一介质层；所述第二厚度小于所述第一厚度。上述方案中，所述提供基底结构，包括：提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；形成若干贯穿所述堆叠结构的沟道孔；所述在所述沟道孔第一开口的侧壁形成第一厚度的第一介质层，包括：在所述沟道孔的侧壁形成第一厚度的第一介质层。上述方案中，所述方法还包括：在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：在所述第二介质层的表面形成具有第一厚度的第一介质层。上述方案中，所述在所述第一开口的侧壁形成第一厚度的第一介质层；利用低压沉积工艺，在所述第一开口的侧壁形成第一厚度的第一介质层；所述对所述第一介质层进行氧化处理，包括：利用现场水汽生成ISSG(ISSG，In-SituSteamGeneration)工艺，对所述第一介质层进行氧化处理。上述方案中，所述第一介质层的材料包括氮化硅或者多晶硅。上述方案中，所述至少在所述第一开口的侧壁形成第一厚度的第一介质层，包括：利用利用化学气相沉积法(CVD，ChemicalVaporDeposition)或者原子层沉积法(ALD，AtomicLayerDeposition)，至少在所述第一开口的侧壁形成第一厚度的第一介质层。上述方案中，所述去除所述氧化层，包括：利用湿法刻蚀工艺去除所述氧化层；其中；所述湿法刻蚀工艺利用氢氟酸溶液执行所述氧化层的去除。上述方案中，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。本专利技术实施例提供的半导体结构的制造方法，提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；在所述第一开口中，所述第二气体的分布随着开口深度的增加而减小；去除所述氧化层，得到具有第二厚度的第一介质层；所述第二厚度小于所述第一厚度。本专利技术实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行氧化处理，在进行氧化处理时，通入用于氧化的气体在开口中的密集程度分布与通入用于沉积的气体在开口中的密集程度分布类似均随着开口深度的增加而减小，即该更厚的介质层中被氧化部分的形态与该更厚的介质层的形态类似均表现为随着开口深度的增加而减小；之后在去除氧化层时，该厚度更厚的介质层被去除部分的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。如此，本专利技术实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。附图说明图1a为本专利技术实施例中用于形成介质层的气体在开口中的密集程度分布示意图；图1b为相关技术中在高HAR的开口中沉积薄膜时，沉积的介质层的形态示意图；图2为本专利技术实施例提供的半导体结构的制造方法的实现流程示意图。图3a-图3d为本专利技术实施例中一种半导体结构的制造过程的剖面示意图；图4为本专利技术应用实施例中三维存储器的ONOP结构中薄膜的分布示意图；图5a-5d为本专利技术应用实施例中三维存储器的ONOP结构中的电荷捕获层的制造过程的剖面示意图。附图标记说明：30-基底结构；301-第一开口；302-具有第一厚度的第一介质层；303-完整氧化层；302'-具有第二厚度的第一介质层；304-半导体衬底；305-堆叠结构；3051-绝缘层；3052-牺牲层；306-CH；307-第二介质层；308-外延层；309-初始的电荷捕获层；310-电荷捕获层氧化后的氧化层；309'-最终的电荷捕获层。具体实施方式为使本专利技术实施例的技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对专利技术的具体技术方案做进一步详细描述。本专利技术的各实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行氧化处理，在进行氧化处理时，通入用于氧化的气体在开口中的密集程度分布与通入用于沉积的气体在开口中的密集程度分布类似均随着开口深度的增加而减小，即该更厚的介质层中被氧化部分的形态与该更厚的介质层的形态类似，均表现为随着开口深度的增加而减小；之后在去除氧化层时，该厚度更厚的介质层被去除部分的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。本专利技术实施例提供一种半导体结构的制造方法，图2为本专利技术实施例刻蚀方法的实现流程示意图。如图2所示，所述方法包括以下步骤：步骤201：提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；步骤202：在所述第一开口的侧壁形成第一厚度的第一介质层；步骤203：对所述第一介质层进行氧化处理，部分所述第一介质层本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，其特征在于，包括：/n提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；/n在所述第一开口的侧壁形成第一厚度的第一介质层；/n对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；/n去除所述氧化层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度。/n

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；
在所述第一开口的侧壁形成第一厚度的第一介质层；
对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；
去除所述氧化层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度。


2.根据权利要求1所述的方法，其特征在于，所述提供基底结构，包括：
提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔；
所述在所述沟道孔第一开口的侧壁形成第一厚度的第一介质层，包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层。


3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一...

【专利技术属性】
技术研发人员：艾义明，杨永刚，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42