一种在存储器中结合电容实现乘法的SRAM电路结构制造技术

本发明专利技术公开了一种在存储器中结合电容实现乘法的SRAM电路结构，通过将被乘数与乘数分别存储在6T SRAM单元与WL内，被乘数的十进制数值由单元的6T SRAM WL开启时间决定，乘数数值的正负由左字线(WL Left，缩写为WLL)开启还是右字线(WL Right，缩写为WLR)开启决定。被乘数的正负由冗余列输出的参考电压决定，乘数的十进制数值分解为二进制按照高位到低位的顺序从左至右存储在同一行的相邻单元中，并通过与复用电容相结合实现高低位权值设置。上述结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

【技术实现步骤摘要】
一种在存储器中结合电容实现乘法的SRAM电路结构
本专利技术涉及集成电路设计
，尤其涉及一种在存储器中结合电容实现乘法的SRAM电路结构。
技术介绍
当前随着卷积神经网络(ConvolutionalNeuralNetworks，缩写为CNN)、支持向量机(SupportVectorMachine，缩写为SVM)等人工智能(ArtificialIntelligence，缩写为AI)技术的广泛运用，对计算效率及能耗有着很高的要求。当前计算机采用的冯诺依曼架构采取存储与计算相分离的模式。当处理器进行运算时，需要将数据从存储器中搬移数据。数据的搬移造成了大幅的功耗及延时的增长。作为克服冯诺依曼架构这一弊端的有效策略，存内计算(computinginmemory，缩写为CIM)受到广泛关注。存内计算不需要将数据读取至处理器，将运算集成至存储器内完成。这极大程度的减少了数据存取过程中的能耗以及延时，同时也提高了计算效率和能效。现有的技术主要注重1/0/-1的3元点乘，但是暂未发现可以实现利用电容进行权值设置及阵列内横向高低位排列的正负整数乘法本文档来自技高网...

【技术保护点】
1.一种在存储器中结合电容实现乘法的SRAM电路结构，其特征在于，包括：6T SRAM阵列、6T SRAM冗余列、列选择器、时序电路、左右字线选择器、以及减法器；其中：/n所述6T SRAM冗余列包含由6T SRAM阵列镜像而来的若干6T SRAM单元，行数与6T SRAM阵列相同，列数为K，K小于6T SRAM阵列的总列数，6T SRAM冗余列还包含与各6T SRAM单元连接的电容除法单元，用于数据高低位权值设置；6T SRAM冗余列与6T SRAM阵列中每一个6T SRAM单元左、右两端的控制开关各自连接左、右字线；/n列选择器用于从6T SRAM阵列中选出参与乘法运算的列6T SRAM单...

【技术特征摘要】
1.一种在存储器中结合电容实现乘法的SRAM电路结构，其特征在于，包括：6TSRAM阵列、6TSRAM冗余列、列选择器、时序电路、左右字线选择器、以及减法器；其中：
所述6TSRAM冗余列包含由6TSRAM阵列镜像而来的若干6TSRAM单元，行数与6TSRAM阵列相同，列数为K，K小于6TSRAM阵列的总列数，6TSRAM冗余列还包含与各6TSRAM单元连接的电容除法单元，用于数据高低位权值设置；6TSRAM冗余列与6TSRAM阵列中每一个6TSRAM单元左、右两端的控制开关各自连接左、右字线；
列选择器用于从6TSRAM阵列中选出参与乘法运算的列6TSRAM单元；时序电路用于产生乘法运算时的工作信号时序；左右字线选择器用于从6TSRAM阵列及6TSRAM冗余列中选出参与乘法运算的行6TSRAM单元，以及设置所选择行6TSRAM单元的左右字线开启与关断；
将被乘数存储在6TSRAM阵列相应6TSRAM单元中，6TSRAM冗余列及6TSRAM阵列均根据乘数的正负相应开启左字线或者右字线，并结合乘数的数值大小控制开启时间，6TSRAM冗余列及6TSRAM阵列各自通过电容除法单元输出相应电压，再通过减法器将6TSRAM阵列与6TSRAM冗余列的输出电压相减，得到乘法结果。


2.根据权利要求1所述的一种在存储器中结合电容实现乘法的SRAM电路结构，其特征在于，每一个6TSRAM单元包括：四个NMOS管与两个PMOS管；
第一PMOS管与第一NMOS管、以及第二PMOS管与第二NMOS管形成两个交叉耦合的反相器；第一PMOS管的源端与第一PMOS管的源端连接VDD；第二NMOS管的源端与第二NMOS管的源端连接GND；第一PMOS管的漏端和第一NMOS管的漏端连接，连接的节点记为节点Q，第二PMOS管P2的漏端和第二NMOS管的漏端连接，连接的节点记为节点QB；
第三NMOS管的漏端连接节点Q，栅端连接左字线WLL，源端连接左侧位线BL；第四NMOS管的漏端连接节点QB，栅端连接右字线WLR，源端连接右侧位线BLB。


3.根据权利要求2所述的一种在存储器中结合电容实现乘法的SRAM电路结构，其特征在于，乘法运算，由6TSRAM阵列一行内K个相邻6TSRAM单元构成的数据模块，与6TSRAM冗余列内一行中的K个6TSRAM单元配合完成；
6TSRAM冗余列内每一6TSRAM单元连接的左侧位线、右侧位线各自记为ABL、ABLB，第一个6TSRAM单元的右字线WLR_NEG，之后的6TSRAM单元的右字线WLR_ADD，这K个6TSRAM单元的第三NMOS管的栅端连接VSS；
当K＝4时：将6TSRAM冗余列的预充控制信号开关记为PRE1、PRE2与PRE3，左右侧位线ABL与ABLB的汇集开关记为GATE1，七个乘法运算开关记为SW1～SW7；6TSRAM阵列中预充控制信号开关记为PRE4、PRE5与PRE6，左右侧BL与BLB的汇集开关记为GATE2，六个乘法运算开关记为SW8～13；6TSRAM冗余列中的电容除法单元包括12个电容，记为电容C1～C12，其中的电容C5、C6、C7与C8，电容C9、C10、C11与C12各自并联构成一个除法器，依次记为第一除法器与第二除法器；6TSRAM阵列中还设有4个电容，记为电容C13～C16，SRAM电路结构中还单独设置了由电容C17、C18、C19与C20并联构成的第三除法器，第三除法器与6TSRAM阵列配合完成6TSRAM阵列内的乘法运算；其中：
四个电容C1～C4的上端均通过汇集开关GATE1独自与6TSRAM冗余列中一个6TSRAM单元的左右侧位线ABL与ABLB连接，且四个电容C1～C4的上端，还通过预充控制信号开关PRE2连接VDD，以及通过乘法运算开关SW7连接参考电压信号输出端Ref；四个电容C1～C4的下端均与VDD相连；
6TSRAM冗余列中每一6TSRAM单元的左右侧位线ABL与ABLB均连接预充控制信号开关PRE1；
第一除法器中的四个电容C5～C8的上端通过乘法运算开关SW1、SW5与SW6与电容C1的上端相连，第一除法器中的四个电容的下端与VDD相连；电容C8的上端还通过预充控制信号开关PRE3连接VDD；
第二除法器中的四个电容C9～C12的上端通过乘法运算开关SW2与电容C2的上端相连，通过乘法运算开关SW3与电容C3的上端相连，通过乘法运算开关SW4、SW5及SW6与电容C4的上端相连；第二除法器中的四个电容C9～C12的上端还通过预充控制信号开关PRE3与VDD相连，下端均连接VDD；
四个电容C13～C16的上端均通过汇集开关GATE2独自与6TSRAM阵列中一个6TSRAM单元的左右侧位线BL与BLB连接，且四个电容C13～C16的上端，还通过预充控制信号开关PRE5连接VDD，以及通过乘法运算开关SW13连接电压信号输出端OUT；四个电容C13～C16的下端均与VDD相连；
6TSRAM阵列中每一6TSRAM单元的左右侧位线BL与BLB均连接预充...

【专利技术属性】
技术研发人员：蔺智挺，张劲，赵强，吴秀龙，彭春雨，卢文娟，黎轩，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34