【技术实现步骤摘要】
一种圆片级芯片扇出三维堆叠封装结构及其制作方法
本专利技术涉及一种圆片级芯片扇出三维堆叠封装结构及其制作方法，属于半导体封装
技术介绍
在如今的智能手机及智能手表等智能终端中的通常会采用封装上封装PoP、PackageonPackage方式将应用处理器和存储芯片堆叠封装在一起。采用这种封装不仅能缩短应用处理器跟存储芯片之间信号传递的路径长度，提高数据处理效率，并且能够显著的缩小主板占用面积。在传统的PoP封装中，下面的应用处理器通常采用标准的倒装芯片球栅阵列FlipChipBGA封装方式，将应用处理器倒装在封装基板上然后将芯片塑封。上下封装间的互联采用塑封料穿孔TMV（ThroughMoldingVia）方式实现，使用激光在下层应用处理器封装的塑封体上打孔，并一直通到基板预留的焊盘上，然后在孔中放入焊球跟焊盘联通。最后把上层的存储芯片焊接在上边，通过TMV中的焊球与下面的应用处理器联通。在大部分的设计中，内存芯片的引脚分布在封装体的周边，可以直接跟下面封装体的TMV对准连接。随着智能终端的要求越来越...
【技术保护点】
1.一种圆片级芯片扇出三维堆叠封装结构，其特征在于，其包括下部封装体、再布线层（150）和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，并通过再布线层（150）实现电信连接；/n所述下部封装体包含高密度再布线扇出层（102）、若干个芯片Ⅰ（110）、若干个金属核心焊球（120）、塑封料Ⅰ（140）、凸点下金属（300）和球栅阵列焊球（301），所述金属核心焊球（120）的中心为高熔点金属球，外面包覆有焊锡料；所述高密度再布线扇出层（102）包含复数层选择性隔离的绝缘层和金属布线层，所述芯片Ⅰ（110）采用倒装方式连接到高密度再布线扇出层（102）的上表面，所述高密度...
【技术特征摘要】
1.一种圆片级芯片扇出三维堆叠封装结构，其特征在于，其包括下部封装体、再布线层（150）和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，并通过再布线层（150）实现电信连接；
所述下部封装体包含高密度再布线扇出层（102）、若干个芯片Ⅰ（110）、若干个金属核心焊球（120）、塑封料Ⅰ（140）、凸点下金属（300）和球栅阵列焊球（301），所述金属核心焊球（120）的中心为高熔点金属球，外面包覆有焊锡料；所述高密度再布线扇出层（102）包含复数层选择性隔离的绝缘层和金属布线层，所述芯片Ⅰ（110）采用倒装方式连接到高密度再布线扇出层（102）的上表面，所述高密度再布线扇出层（102）的下表面设置球栅阵列焊球（301）；所述金属核心焊球（120）设置于芯片Ⅰ（110）周围，并与高密度再布线扇出层（102）的上表面连接，且其高度大于芯片Ⅰ（110）的高度；所述塑封料Ⅰ（140）于高密度再布线扇出层（102）上方塑封芯片Ⅰ（110）、金属核心焊球（120），所述金属核心焊球（120）部分露出塑封料Ⅰ（140）的上表面；
所述再布线层（150）设置于上部封装体与下部封装体之间，所述上部封装体包括若干个芯片Ⅱ（200）和/或被动元件Ⅱ、焊球（201）、塑封料Ⅱ（220）和底部填充料Ⅱ（210），所述芯片Ⅱ（200）通过（焊球201）与再布线层（150）连接，所述底部填充料Ⅱ（210）填充芯片Ⅱ（200）的底部空间，所述塑封料Ⅱ（220）于再布线层（150）的上方塑封芯片Ⅱ（200）和/或被动元件Ⅱ；
所述上部封装体的芯片Ⅱ（200）和/或被动元件Ⅱ依次通过焊球（201）、再布线层`（150）、下部封装体的金属核心焊球（120）和高密度再布线扇出层（102）与下部封装体的芯片Ⅰ（110）实现电信连接。
2.如权利要求1所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述高密度再布线扇出层（102）的线宽/线距小于8um/8um。
3.如权利要求2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述高密度再布线扇出层（102）的线宽/线距小至1.5um/1.5um。
4.如权利要求1至3中任一项所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述塑封料Ⅰ（140）还塑封被动元件Ⅰ（160），所述被动元件Ⅰ（160）设置于高密度再布线扇出层（102）的上表面，其高度小于金属核心焊球（120）的高度。
5.如权利要求1至3中任一项所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述再布线层（`150）由下而上依次包括绝缘层Ⅰ（151）、金属布线层（152）、绝缘层...
【专利技术属性】
技术研发人员：郭洪岩，胡正勋，赵强，夏剑，张朝云，
申请(专利权)人：长电集成电路绍兴有限公司，
类型：发明
国别省市：浙江;33
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