一种半导体器件及其制造方法技术

本发明专利技术提出一种半导体器件及其制造方法，包括：提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；形成多晶硅层于所述栅极氧化层上；形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构。本发明专利技术提出的半导体器件的制造方法可以提高半导体器件的性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体
，特别涉及一种半导体器件及其制造方法。
技术介绍
静态随机存取存储器（SRAM，StaticRandomAccessMemory）是在Logic电路中非常通用的一种嵌入式存储器，由于其高密度模式，集成电路的良率很大程度上受制于嵌入式存储器性能。目前，最常见的静态随机存取存储器单元是6T结构。考量6T静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限(SNM，StaticNoiseMargin)，通常将静态噪声容限定义为下拉晶体管的工作电流与通道晶体管工作电流的比值，为提高静态噪声容限通常将下拉晶体管中有源区的宽度设计成大于通道晶体管中有源区的宽度，但是在实际制造过程中，由于光刻和刻蚀工艺能力的限制，通道晶体管中有源区的形状容易发生畸变，造成第一通道晶体管与第二通道晶体管之间的不匹配，因此导致静态噪声容限降低，从而导致静态随机存取存储器的性能降低。
技术实现思路
鉴于上述现有技术的缺陷，本专利技术提出一种半导体器件及其制造方法，避免制程中对通道晶体本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：/n提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；/n形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；/n形成多晶硅层于所述栅极氧化层上；/n形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；/n对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；/n对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；/n对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进...

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；
形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；
形成多晶硅层于所述栅极氧化层上；
形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；
对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；
对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；
对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；
分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极接触。


2.根据权利要求1所述的制造方法，其特征在于，所述下拉区和所述通道区中包括P型沟道，所述P型沟道接近所述衬底的表面。


3.根据权利要求1所述的制造方法，其特征在于，对暴露出的所述多晶硅层进行N型离子掺杂。


4.根据权利要求1所述的制造方法，其特征在于，通过干法刻蚀对所述多晶硅层和所述栅极氧化层进行刻蚀，以形成所述下拉栅极结构和所述通道栅极结构，其中，所述下拉栅极结构和所述通道栅极结构均包括栅极介质层和栅电极层。


5.根据权利要求4所述的制造方法，其特征在于，所述下拉栅极结构中所述栅电极层的离子掺杂浓度大于所述通道栅极结构中所述栅电极层的离子掺杂浓度。


6.根据权利要求1所述的制造方法，其特征在于，在形成所述源极和所述漏极之前，还在所述下拉栅极结构，所述通道栅极结...

【专利技术属性】
技术研发人员：陈兴，崔助凤，
申请(专利权)人：晶芯成北京科技有限公司，
类型：发明
国别省市：北京;11