一种半导体器件及其制造方法技术

本发明专利技术提出一种半导体器件及其制造方法，包括：提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；形成多晶硅层于所述栅极氧化层上；形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构。本发明专利技术提出的半导体器件的制造方法可以提高半导体器件的性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体
，特别涉及一种半导体器件及其制造方法。
技术介绍
静态随机存取存储器（SRAM，StaticRandomAccessMemory）是在Logic电路中非常通用的一种嵌入式存储器，由于其高密度模式，集成电路的良率很大程度上受制于嵌入式存储器性能。目前，最常见的静态随机存取存储器单元是6T结构。考量6T静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限(SNM，StaticNoiseMargin)，通常将静态噪声容限定义为下拉晶体管的工作电流与通道晶体管工作电流的比值，为提高静态噪声容限通常将下拉晶体管中有源区的宽度设计成大于通道晶体管中有源区的宽度，但是在实际制造过程中，由于光刻和刻蚀工艺能力的限制，通道晶体管中有源区的形状容易发生畸变，造成第一通道晶体管与第二通道晶体管之间的不匹配，因此导致静态噪声容限降低，从而导致静态随机存取存储器的性能降低。
技术实现思路
鉴于上述现有技术的缺陷，本专利技术提出一种半导体器件及其制造方法，避免制程中对通道晶体管中有源区的影响，且可以提高静态噪声容限，提高半导体器件的性能。为实现上述目的及其他目的，本专利技术提出一种半导体器件的制造方法，包括：提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；形成多晶硅层于所述栅极氧化层上；形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极连接。进一步地，所述下拉区和所述通道区中包括P型沟道，所述P型沟道接近所述衬底的表面。进一步地，对暴露出的所述多晶层进行N型离子掺杂。进一步地，所述多晶硅层的厚度大于所述栅极氧化层的厚度。进一步地，通过干法刻蚀对所述多晶硅层和所述栅极氧化层进行刻蚀，以形成所述下拉栅极结构和所述通道栅极结构，其中，所述下拉栅极结构和所述通道栅极结构均包括栅极介质层和栅电极层。进一步地，所述下拉栅极结构中所述栅电极层的离子掺杂浓度大于所述通道栅极结构中所述栅电极层的离子掺杂浓度。进一步地，在形成所述源极和所述漏极之前，还在所述下拉栅极结构，所述通道栅极结构的两侧形成侧墙结构，形成所述侧墙结构的步骤包括：形成氮化层于所述衬底上，所述氮化层覆盖所述下拉栅极结构和所述通道栅极结构；对所述氮化层进行刻蚀，以在所述下拉栅极结构，所述通道栅极结构的两侧形成所述侧墙结构。进一步地，形成所述轻型掺杂区的离子掺杂能量大于形成所述源极或所述漏极的离子掺杂能量。进一步地，还包括在所述下拉栅极结构、所述通道栅极结构、所述源极和所述漏极的顶部形成接触电极层。进一步地，所述衬底还包括上拉区，在所述上拉区上形成上拉栅极结构，以及在所述上拉栅极结构两侧的所述上拉区中形成所述源极和所述漏极。进一步地，还包括在所述下拉栅极结构，所述通道栅极结构和所述上拉栅极结构上形成应力膜层。进一步地，本专利技术还提出一种半导体器件，包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，所述第二反相器与所述第一反相器交互耦合连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，第一通道晶体管，连接所述第一反相器；第二通道晶体管，连接所述第二反相器；其中，所述第一下拉晶体管包括第一下拉区和第一下拉栅极结构，所述第二下拉晶体管包括第二下拉区和第二下拉栅极结构，所述第一通道晶体管包括第一通道区和第一通道栅极结构，所述第二通道晶体管包括第二通道区和第二通道栅极结构；其中，所述第一下拉区的宽度等于所述第一通道区的宽度，所述第二下拉区的宽度等于所述第二通道区的宽度；其中，所述第一下拉栅极结构中栅电极层的离子掺杂浓度大于所述第一通道栅极结构中栅电极层的离子掺杂浓度，所述第二下拉栅极结构中栅电极层的离子掺杂浓度大于所述第二通道栅极结构中栅电极层的离子掺杂浓度。综上所述，本专利技术提出一种半导体器件及其制造方法，本专利技术首先在衬底中形成下拉区和通道区，且下拉区的宽度等于通道区的宽度，然后在衬底上形成栅极氧化层和多晶硅层，并对下拉区上的多晶硅层进行离子掺杂，不对通道区上的多晶硅层进行离子掺杂，然后在对多晶硅层和栅极氧化层进行刻蚀，多晶硅层变成栅电极层，栅极氧化层变成栅极介质层，从而在下拉区上形成下拉栅极结构，在通道区上形成通道栅极结构，然后在下拉区和通道区中形成源极和漏极。本专利技术可以将下拉栅极结构，位于下拉区中的源极和漏极定义为下拉晶体管，将通道栅极结构，位于通道区中的源极和漏极定义为通道晶体管，由于下拉区的宽度等于通道区的宽度，因此静态噪声容限会降低，但是本专利技术将下拉栅极结构中栅电极层的离子掺杂浓度大于通道栅极结构中栅电极层的离子掺杂浓度，因此下拉晶体管可以获得更高的工作电流，因此静态噪声容限会得到提高，因此可以提高半导体器件的性能。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管与第二通道晶体管之间良好的匹配。附图说明图1：本实施例中半导体器件的电路图。图2：本实施例中半导体器件的版图。图3：本实施例中半导体器件的制造方法流程图。图4：步骤S1中图2在A-A方向的剖面图。图5：步骤S1中图2在B-B方向的剖面图。图6：步骤S2中图2在A-A方向的剖面图。图7：步骤S2中图2在B-B方向的剖面图。图8：步骤S3中图2在A-A方向的剖面图。图9：步骤S3中图2在B-B方向的剖面图。图10：步骤S4中图2在A-A方向的剖面图。图11：步骤S5中图2在A-A方向的剖面图。图12：步骤S5中图2在B-B方向的剖面图。图13：步骤S6中图2在A-A方向的剖面图。图14：步骤S6中图2在B-B方向的剖面图。图15：步骤S7中图2在A-A方向的剖面图。图16：步骤S7中图2在B-B方向的剖面图。图17：步骤S7中图2在A-A方向的另一剖面图。图18：步骤S7中图2在B-B方向的另一剖面图。图19：步骤S8中图2在A-A方向的剖面图。图20：步骤S8中图2在B-B方向的剖面图。图21：步骤S9中图2在A-A方向本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：/n提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；/n形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；/n形成多晶硅层于所述栅极氧化层上；/n形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；/n对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；/n对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；/n对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；/n分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极接触。/n

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；
形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；
形成多晶硅层于所述栅极氧化层上；
形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；
对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；
对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；
对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；
分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极接触。


2.根据权利要求1所述的制造方法，其特征在于，所述下拉区和所述通道区中包括P型沟道，所述P型沟道接近所述衬底的表面。


3.根据权利要求1所述的制造方法，其特征在于，对暴露出的所述多晶硅层进行N型离子掺杂。


4.根据权利要求1所述的制造方法，其特征在于，通过干法刻蚀对所述多晶硅层和所述栅极氧化层进行刻蚀，以形成所述下拉栅极结构和所述通道栅极结构，其中，所述下拉栅极结构和所述通道栅极结构均包括栅极介质层和栅电极层。


5.根据权利要求4所述的制造方法，其特征在于，所述下拉栅极结构中所述栅电极层的离子掺杂浓度大于所述通道栅极结构中所述栅电极层的离子掺杂浓度。


6.根据权利要求1所述的制造方法，其特征在于，在形成所述源极和所述漏极之前，还在所述下拉栅极结构，所述通道栅极结...

【专利技术属性】
技术研发人员：陈兴，崔助凤，
申请(专利权)人：晶芯成北京科技有限公司，
类型：发明
国别省市：北京;11