半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够抑制数据的误写入的半导体存储装置。一实施方式的半导体存储装置具备：第1存储单元及第2存储单元，能够存储数据且与位线并联连接；第1字线，与所述第1存储单元连接；与所述第1字线不同的第2字线，与所述第2存储单元连接；及控制电路。所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置。所述控制电路构成为在第1动作中，一边使所述第1电压增加一边反复多次对所述第1字线及所述第2字线施加第1电压。

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2019-103667号(申请日：2019年6月3日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为能够非易失性地存储数据的半导体存储装置，已知有NAND(NotAND，与非)型闪速存储器。
技术实现思路
实施方式提供一种能够抑制数据的误写入的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元及第2存储单元，能够存储数据且与位线并联连接；第1字线，与所述第1存储单元连接；与所述第1字线不同的第2字线，与所述第2存储单元连接；及控制电路。所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置。所述控制电路在第1动作中，一边使所述第1电压增加一边反复多次对所述第1字线及所述第2字线施加第1电压。附图说明图1是表示包含第1实施方式的半导体存储装置的存储器系统的框图。图2是表示第1实施方式的半导本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，/n具备：/n第1存储单元及第2存储单元，能够存储数据且与位线并联连接；/n第1字线，与所述第1存储单元连接；/n与所述第1字线不同的第2字线，与所述第2存储单元连接；及/n控制电路；且/n所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置，/n所述控制电路构成为在第1动作中，一边使所述第1电压增加，一边反复多次对所述第1字线及所述第2字线施加第1电压。/n

【技术特征摘要】
20190603 JP 2019-1036671.一种半导体存储装置，
具备：
第1存储单元及第2存储单元，能够存储数据且与位线并联连接；
第1字线，与所述第1存储单元连接；
与所述第1字线不同的第2字线，与所述第2存储单元连接；及
控制电路；且
所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置，
所述控制电路构成为在第1动作中，一边使所述第1电压增加，一边反复多次对所述第1字线及所述第2字线施加第1电压。


2.根据权利要求1所述的半导体存储装置，其中
所述控制电路构成为在所述第1动作中，
对所述第1字线及所述第2字线施加第2电压，判定所述第1存储单元及所述第2存储单元是否均属于第1状态，
一边使所述第1电压增加，一边反复多次进行所述判定及施加所述第1电压，直到判定所述第1存储单元及所述第2存储单元均属于所述第1状态为止。


3.根据权利要求2所述的半导体存储装置，其中
所述控制电路构成为，在删除所述第1存储单元及所述第2存储单元中存储的数据的第2动作之后，执行所述第1动作。


4.根据权利要求3所述的半导体存储装置，其中
所述控制电路构成为，在执行所述第2动作之后，且在向所述第1存储单元写入数据的第3动作及向所述第2存储单元写入数据的第4动作之前，执行所述第1动作。


5.根据权利要求4所述的半导体存储装置，其
还具备：
第3存储单元及第4存储单元，能够存储数据且与所述位线并联连接；
第3字线，与所述第3存储单元连接；及
第4字线，与所述第4存储单元连接；且
所述第1存储单元、所述第2存储单元、所述第3存储单元及所述第4存储单元相互共有所述第1阱区域，
所述第1存储单元及所述第3存储单元隔着所述第1阱区域与所述第2存储单元及所述第4存储单元对向地设置，
所述控制电路构成为执行第5动作，即，
对所述第3字线及所述第4字线施加所述第2电压，判定所述第3存储单元及所述第4存储单元是否均属于所述第1状态，
一边使所述第1电压增加，一边反复多次进行所述判定以及对所述第3字线及所述第4字线施加所述第1电压，直到判定所述第3存储单元及所述第4存储单元均属于所述第1状态为止。


6.根据权利要求5所述的半导体存储装置，其中
所述控制电路构成为，
在所述第2动作中，进一步删除所述第3存储单元及所述第4存储单元中存储的数据，
在执行所述第2动作之后，且在向所述第3存储单元写入数据的第6动作及向所述第4存储单元写入数据的第7动作之前，执行所述第5动作。


7.根据权利要求6所述的半导体存储装置，其中
所述第3字线及所述第4字线位于所述第1字线及所述第2字线的上方，
所述控制电路构成为，在执行所述第3动作及所述第4动作之后，执行所述第5动作。


8.根据权利要求6所述的半导体存储装置，其中
所述第3字线及所述第4字线位于所述第1字线及所述第2字线的上方，
所述控制电路构成为，在执行所述第3动作及所述第4动作之前，执行所述第5动作。


9.根据权利要求4所述的半导体存储装置，其
还具备能够存储数据且与所述位线并联连接的第5存储单元及第6存储单元，
所述第5存储单元与所述第1字线连接，
所述第6存储单元与所述第2字线连接，
所述第5存储单元及所述第6存储单元相互共有第2阱区域，且隔着所述第2阱区域对向地设置，
所述控制电路构成为执行第8动作，即，
对所述第1字线及所述第2字线施加所述第2电压，无论所述第1存储单元及所述第2存储单元是否属于所述第1状态，都判定所述第5存储单元及所述第6存储单元是否均属于所述第1状态，
一边...

【专利技术属性】
技术研发人员：前田高志，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP