【技术实现步骤摘要】
一种检查跨时钟域多位信号时序违反的方法及系统
本专利技术属于数字集成电路设计领域的跨时钟域信号时序分析和检查技术，具体涉及一种检查跨时钟域多位信号时序违反的方法及系统。
技术介绍
众所周知，SOC（systemonchip）芯片内存在诸多时钟域，不同频率或具有不确定相位关系的两个时钟域间的信号传输电路称之为跨时钟域电路。比如主时钟与生成时钟，异步时钟，I/O接口。由于跨时钟域传输信号的到达时间具有不确定性的特点，不能保证在目的时钟上升沿或者下降沿到来之前采样信号保持稳定，因此导致采样寄存器建立时间和保持时间的违反。这种不稳定性（即亚稳态）常常会造成电路意想不到的错误和干扰，致使系统无法正常工作。传统的跨时钟域电路时序检查方法针对不同工艺端角、不同电压和不同温度的组合统一约束固定百分比的源时钟周期值作为最大延时，零延时作为最小延时；利用静态时序分析工具计算跨时钟域信号的采样是否满足最大延时和最小延时约束。由于针对不同跨时钟域电路时序检查设置了固定百分比的源时钟周期值约束，必然导致某些跨时钟域信号检查过于严格，额外插入大量的缓冲...
【技术保护点】
1.一种检查跨时钟域多位信号时序违反的方法，其特征在于，包括下述步骤：/n1）获取所有时序签核端角；/n2）在所有签核端角中遍历，每遍历一个当前签核端角则执行下述处理： 计算每个时钟域命名特征时序单元的平均时钟插入延时；去掉不同时间分组之间的异步约束，不检查时钟域内部时序；对跨时钟域时钟分组下的多位控制和数据信号设置不同时序检查约束；对所有跨时钟域时钟分组进行控制和数据信号的建立和保持时间违例检查；/n3）输出跨时钟域信号时序检查结果。/n
【技术特征摘要】
1.一种检查跨时钟域多位信号时序违反的方法，其特征在于，包括下述步骤：
1）获取所有时序签核端角；
2）在所有签核端角中遍历，每遍历一个当前签核端角则执行下述处理：计算每个时钟域命名特征时序单元的平均时钟插入延时；去掉不同时间分组之间的异步约束，不检查时钟域内部时序；对跨时钟域时钟分组下的多位控制和数据信号设置不同时序检查约束；对所有跨时钟域时钟分组进行控制和数据信号的建立和保持时间违例检查；
3）输出跨时钟域信号时序检查结果。
2.根据权利要求1所述的检查跨时钟域多位信号时序违反的方法，其特征在于，步骤2）中计算每个时钟域命名特征时序单元的平均时钟插入延时的步骤包括：
2.1A）针对当前签核端角获取所有真实时钟，每个真实时钟对应一个时钟域；
2.2A）针对每一个时钟域：首先根据跨时钟域逻辑结构时序单元命名中的关键字特点抓出每个时钟域下对应命名特征时序单元的时钟输入端，计算得到每个时钟域下对应命名特征时序单元的时钟插入延迟；然后根据该时钟域下所有n个对应命名特征时序单元的时钟插入延迟求和得到总的时钟插入延迟；并将总的时钟插入延迟除以n得到该时钟域下的平均时钟插入延迟；
2.3A）对每个真实时钟设置时钟源插入延迟，且设置的时钟源插入延迟值为该时钟域下负的平均时钟插入延迟。
3.根据权利要求1所述的检查跨时钟域多位信号时序违反的方法，其特征在于，步骤2）中去掉不同时间分组之间的异步约束时还包括对每个时钟域内部时序路径设置falsepath。
4.根据权利要求1所述的检查跨时钟域多位信号时序违反的方法，其特征在于，步骤2）中对跨时钟域时钟分组下的多位控制和数据信号设置不同时序检查约束的步骤包括：
2.1B）针对当前签核端角，利用特征跨时钟域信号命名特点，得到跨时钟域信号的起始时钟和终点时钟，以起始时钟和终点时钟的组合建立跨时钟域时钟分组；
2.2B）对每个时钟分组下多位控制信号设置一拍源时钟周期值作为最大延时检查约束，零延时作为最小延时检查约束；对每个时钟分组下多位数据信号设置两拍目的时钟周期值作为最大延时检查约束，零延时作为最小延时检查约束。
5.根据权利要求1所述的检查跨时钟域多位信号时序违反的方法，其特征在于，步骤2）中对所有跨时钟域时钟分组进行控制和数据信号的建立和保持时间违例检查的步骤包括：
2.1C）针对当前签核端角获取所有跨时钟域时钟分组；
2.2C）从所有跨时钟域时钟分组中遍历选择一个当前跨时钟域时钟分组，针对当前跨时钟域时钟分组，考虑工艺片上偏差、时钟的抖动计...
【专利技术属性】
技术研发人员：彭书涛，邓宇，栾晓琨，边少鲜，蒋剑锋，贾勤，唐涛，黄薇，李天丽，曹灿，邹和风，邹京，
申请(专利权)人：天津飞腾信息技术有限公司，
类型：发明
国别省市：天津;12
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