多路LVDS数据处理装置及方法制造方法及图纸

本发明专利技术公开了一种多路LVDS数据处理装置及方法，通过将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；根据采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；将同步后的多路LVDS数据传输，对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

Multi channel LVDS data processing device and method

【技术实现步骤摘要】
多路LVDS数据处理装置及方法
本专利技术涉及数据处理与传输
，尤其涉及一种多路LVDS数据处理装置及方法。
技术介绍
随着通信系统的发展，对数据传输在多通道和高速率当面的要求越来越高；高速的数据传输接口多采用现场可编程逻辑门阵列（FieldProgrammableGateArray，FPGA）的收发机Tranceiver来实现，而FPGA芯片一般价格比较昂贵，尤其是在需要多路具备Tranceiver的情况下；所以低电压差分信号（Low-VoltageDifferentialSignaling，LVDS）传输在应对多路高速传输的基础上，更具成本优势。LVDS，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，这种传输技术它能以高达数千Mbps的速度传送串行数据，LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的印刷线路板（PrintedCircuitBoard，PCB）连线，也可以是平衡电缆；LVDS技术在应用时，通常会利用源同步时钟来对齐LVDS数据，即在物理连接上，存在LVDS数据线和同步时钟线；在接收端，LVDS数据在LVDS同步时钟沿时被采集；由于外部物理连线或者PCB走线的长短材质差异，LVDS数据稳定时不一定刚刚好处在LVDS同步时钟边沿处，导致采集的数据变得不稳定；通常的解决办法是，采用FPGA的输入输出（InputOutput，IO）延迟的时间Delay调整LVDS数据延迟，使得时钟边沿正好处在LVDS数据信号的中心位置，获取稳定的数据。但是，这种采用IODelay调整LVDS数据延迟的方法在赛灵思XilinxFPGA上是可以实现的，其精度最高为78ps，调整范围为±2.5ns，而在英特尔IntelFPGA上则暂时不具备IODelay的类似功能，另外一个方面，在面对多路LVDS数据的接入时，由于物理接线不易更换，甚至无法更换，这种多通道的LVDS数据只能以固定的顺序进行传输，使得个人计算机（PersonalComputer，PC）端可能需要进行一定的排序，这样会延长PC端的数据处理时间，效率大大降低。
技术实现思路
本专利技术的主要目的在于提供一种多路LVDS数据处理装置及方法，旨在解决现有技术中在面对多路LVDS数据的接入时，由于物理接线不易更换，甚至无法更换，LVDS数据只能以固定的顺序进行传输，PC端数据处理时间长，效率低的技术问题。第一方面，本专利技术提供一种多路LVDS数据处理装置，所述多路LVDS数据处理装置包括：时钟处理模块，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；LVDS采集与同步模块，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；数据传输模块，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块；所述数据处理和缓冲模块，用于对同步后的多路LVDS数据进行处理和缓冲。可选地，所述LVDS采集与同步模块包括：插入PCIe光纤卡的PC端，用于动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采集点采集多路LVDS的串行数据；串并联模块，用于将多路低电压差分信号LVDS的串行数据转换为多路并行数据；多路数据同步模块，用于通过异步FIFO存储器对所述多路并行数据进行同步。可选地，所述数据传输模块包括：总线开关，用于在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；所述总线开关，还用于在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装。可选地，所述数据处理和缓冲模块包括：数据多路复用器，用于根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块；所述数据处理模块，用于接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；双缓冲器，用于从DDR3中读取匹配后的数据并进行存储。可选地，所述数据处理和缓冲模块还包括：移动存储器，用于存储表征排序特点的排序数据，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据。可选地，所述时钟处理模块，还用于将板载时钟转换为系统时钟，并通过所述系统时钟调整多路LVDS同步时钟的相位，获得LVDS数据采样时钟，从而通过所述LVDS数据采样时钟采集多路LVDS的串行数据。可选地，所述多路LVDS数据处理装置还包括：用户寄存器访问模块，用于接收更新后的FPGA内部状态数据，并将所述FPGA内部状态数据写入对应的寄存器中以供PC端读取；所述用户寄存器访问模块，还用于接收所述PC端传输的预设配置数据，通过所述预设配置数据为FPGA中的模块提供触发信号及参数。可选地，所述多路LVDS数据处理装置还包括：测试模块，用于产生不同类型的测试数据，根据所述测试数据检验数据传输链路是否正确。第二方面，本专利技术还提出一种多路LVDS数据处理方法，所述多路LVDS数据处理方法包括以下步骤：将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；将同步后的多路LVDS数据进行传输，并对同步后的多路LVDS数据进行处理和缓冲。可选地，所述根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步，包括：获取多路低电压差分信号LVDS同步时钟，采集多路相位中各相位的相位数据；将各个不同相位的时钟采集数据与预设发送数据进行比对，将比对正确的一段连续相位作为采集时钟相位段；将所述采集时钟相位段的中间点作为最佳采样点，根据所述采样时钟在所述最佳采集点采集多路LVDS的串行数据，并对多路LVDS数据进行同步。本专利技术提出的多路LVDS数据处理装置，通过时钟处理模块将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；LVDS采集与同步模块根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；数据传输模块将同步后的多路LVDS数据传输至数据处理和缓冲模块；所述数据处理和缓冲模块对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。附图说明图1为本专利技术多路LVDS数据处理装置第一实施例的功能模块图；图2为本专利技术多路LVDS本文档来自技高网...

【技术保护点】
1.一种多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理装置包括：/n时钟处理模块，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；/nLVDS采集与同步模块，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；/n数据传输模块，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块；/n所述数据处理和缓冲模块，用于对同步后的多路LVDS数据进行处理和缓冲。/n

【技术特征摘要】
1.一种多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理装置包括：
时钟处理模块，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；
LVDS采集与同步模块，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；
数据传输模块，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块；
所述数据处理和缓冲模块，用于对同步后的多路LVDS数据进行处理和缓冲。


2.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述LVDS采集与同步模块包括：
插入PCIe光纤卡的PC端，用于动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采集点采集多路LVDS的串行数据；
串并联模块，用于将多路低电压差分信号LVDS的串行数据转换为多路并行数据；
多路数据同步模块，用于通过异步FIFO存储器对所述多路并行数据进行同步。


3.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述数据传输模块包括：
总线开关，用于在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；
所述总线开关，还用于在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装。


4.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述数据处理和缓冲模块包括：
数据多路复用器，用于根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块；
所述数据处理模块，用于接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；
双缓冲器，用于从DDR3中读取匹配后的数据并进行存储。


5.如权利要求4所述的多路LVDS数据处理装置，其特征在于，所述数据处理和缓冲模块还包括：
移动存储器，用于存储表征排序特点的排序数据，并在传输...

【专利技术属性】
技术研发人员：晏佳，白静，于静，吴悦立，姜辉，
申请(专利权)人：伟恩测试技术武汉有限公司，
类型：发明
国别省市：湖北;42